CN113892116A - 用于噪声图像超分辨的自适应深度学习模型 - Google Patents
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Abstract
一种方法包括：由DRN的噪声估计器(NE)子网络来估计噪声输入图像的估计噪声图；以及由DRN的SR子网络基于所述输入图像和所述噪声图通过以下方式来预测干净的放大图像：对于堆叠在表示所述SR子网络的一个或多个级联块内的多个条件残差密集块(CRDB)中的每一个，由紧跟在所述CRDB的一组堆叠的多个残差密集块之后的所述CRDB的噪声控制层通过施加(i)比例因子和(ii)从所述噪声图得出的偏移因子来调整与所述输入图像相关联的中间特征图的特征值。
Description
技术领域
本文描述的实施例总体上涉及图像去噪和超分辨(SR)领域，并且更具体地涉及一种端到端可训练退化复原网络(DRN)，其中，SR卷积神经网络(CNN)子网络接收由噪声估计器(NE)CNN子网络生成的估计噪声图作为调整中间图像特征的指导。
背景技术
图像复原和图像增强是计算机视觉任务，侧重于复原退化的图像内容或填补缺失的信息。近年来，视觉和图形学界对这些基本研究课题的兴趣越来越大。
图像去噪和单图像超分辨(SISR)都是低级图像复原任务。图像去噪通常涉及其中根本目标是通过抑制图像的噪声污染版本中的噪声来估计原始图像的过程。图像超分辨(SR)通常涉及尝试从一个或多个较低分辨率输入图像来重构较高分辨率图像或序列的一类技术。
在过去几年里，深度卷积神经网络(CNN)已经使得在图像去噪和SR方面取得了巨大进展；然而，传统的图像复原方法分开学***和压缩质量的图像。
附图说明
以示例而非限制性方式在附图中展示本文所描述的实施例，在附图中，相同的参考号指代类似元件。
图1是根据实施例的处理***的框图。
图2A至图2D图示根据一些实施例的计算***和图形处理器。
图3A至图3C图示根据一些实施例的附加图形处理器架构和计算加速器架构的框图。
图4是根据一些实施例的图形处理器的图形处理引擎的框图。
图5A至图5B图示根据一些实施例的线程执行逻辑，所述线程执行逻辑包括在图形处理器核中采用的处理元件阵列。
图6图示根据实施例的附加执行单元。
图7是图示根据一些实施例的图形处理器指令格式的框图。
图8是图形处理器的另一实施例的框图。
图9A是图示根据一些实施例的图形处理器命令格式的框图。
图9B是图示根据实施例的图形处理器命令序列的框图。
图10图示根据一些实施例的数据处理***的示例性图形软件架构。
图11A是图示根据实施例的可以用于制造用于执行操作的集成电路的IP核开发***的框图。
图11B图示根据一些实施例的集成电路封装组件的截面侧视图。
图11C图示根据实施例的包括连接到衬底的硬件逻辑小芯片的多个单元的封装组件。
图11D图示根据实施例的包括可互换小芯片的封装组件。
图12是图示根据实施例的可以使用一个或多个IP核来制造的示例性芯片上***集成电路的框图。
图13A至图13B是图示根据一些实施例的用于在SoC内使用的示例性图形处理器的框图。
图14图示根据实施例的机器学习软件栈。
图15A至图15B图示示例性深度神经网络的层。
图16图示示例性循环神经网络。
图17图示对深度神经网络的训练和部署。
图18是图示分布式学习的框图。
图19是图示根据实施例的退化复原网络(DRN)推断处理的流程图。
图20A是图示根据实施例的条件残差密集块(CRDB)的框图。
图20B是图示根据实施例的CRDB的噪声控制层(NCL)的框图。
图21是图示根据实施例的退化复原网络(DRN)的框图。
图22A是图示根据实施例的利用噪声移位对退化复原网络(DRN)进行微调的框图。
图22B是图示根据实施例的噪声移位子网络的框图。
图23是图示根据实施例的退化复原网络(DRN)训练处理的第一阶段的流程图。
图24是图示根据实施例的退化复原网络(DRN)训练处理的第二阶段的流程图。
图25是表格，列出了用于由各种模型在众所周知的测试数据集上执行的图像超分辨的峰值信噪比(PSNR)和结构相似度指数(SSIM)度量。
图26是表格2600，列出了用于由迄今为止前五名模型实现的达姆施塔特噪声数据集(DND)基准照片去噪测试结果的PSNR和SSIM度量。
图27是表格，列出了用于由各种模型在添加有合成噪声的众所周知的测试数据集上执行的噪声图像超分辨的PSNR和SSIM度量。
图28提供了根据实施例的由各种模型(包括退化复原网络(DRN))对BSD100数据集的样本图像进行的噪声图像超分辨的结果的视觉比较。
图29提供了根据实施例的由各种模型(包括退化复原网络(DRN))对BSD100数据集的另一样本图像进行的噪声图像超分辨的结果的视觉比较。
图30提供了根据实施例的由各种模型(包括退化复原网络(DRN))对BSD100数据集的另一样本图像进行的噪声图像超分辨的结果的视觉比较。
图31提供了根据实施例的由各种模型(包括退化复原网络(DRN))对来自Set5数据集的样本图像进行的噪声图像超分辨的结果的视觉比较。
图32提供了根据实施例的由各种模型(包括退化复原网络(DRN))对来自Urban100数据集的样本图像进行的噪声图像超分辨的结果的视觉比较。
具体实施方式
本文描述的实施例总体上涉及一种端到端可训练退化复原网络(DRN)，所述网络增强了超分辨(SR)子网络处理低分辨率(LR)噪声图像的能力。
在一些实施例中，用于对噪声图像(例如，具有未知退化(包括但不限于传感器噪声和/或JPEG压缩)的LR图像)进行超分辨的改进方法涉及将估计噪声图输入到DRN的超分辨(SR)卷积神经网络(CNN)子网络(其在本文中也可以简称为SR子网络或条件SR子网络)中。估计噪声图可以由噪声估计器(NE)CNN子网络(其在本文中也可以简称为NE子网络)生成，并且可以由SR子网络用作在推断处理期间调整中间图像特征的指导，从而增强SR网络处理噪声图像的能力。
***概览
图1是根据实施例的处理***100的框图。***100可被用在以下各项中：单处理器台式机***、多处理器工作站***、或具有大量处理器102或处理器核107的服务器***。在一个实施例中，***100是被并入在芯片上***(SoC)集成电路内的处理平台，该芯片上***(SoC)集成电路用于在移动设备、手持式设备或嵌入式设备中使用，诸如，用于在具有至局域网或广域网的有线或无线连接性的物联网(IoT)设备内使用。
在一个实施例中，***100可包括以下各项，可与以下各项耦合，或可集成在以下各项内：基于服务器的游戏平台、包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台。在一些实施例中，***100是移动电话、智能电话、平板计算设备或移动互联网连接的设备(诸如，具有低内部存储容量的笔记本)的部分。处理***100也可包括以下各项，与以下各项耦合，或被集成在以下各项内：可穿戴设备，诸如，智能手表可穿戴设备；利用增强现实(AR)或虚拟现实(VR)特征来增强以提供视觉、音频或触觉输出来补充现实世界视觉、音频或触觉体验或以其他方式提供文本、音频、图形、视频、全息图像或视频、或触觉反馈的智能眼镜或服装；其他增强现实(AR)设备；或其他虚拟现实(VR)设备。在一些实施例中，处理***100包括电视机或机顶盒设备，或者是电视机或机顶盒设备的部分。在一个实施例中，***100可包括自动驾驶运载工具，与自动驾驶运载工具耦合，或集成在自动驾驶运载工具中，该自动驾驶运载工具诸如，公共汽车、拖拉机拖车、汽车、电机或电力循环、飞机或滑翔机(或其任何组合)。自动驾驶运载工具可使用***100来处理在该运载工具周围感测到的环境。
在一些实施例中，一个或多个处理器102各自都包括用于处理指令的一个或多个处理器核107，这些指令当被执行时，执行用于***或用户软件的操作。在一些实施例中，一个或多个处理器核107中的至少一个被配置成处理特定的指令集109。在一些实施例中，指令集109可促进复杂指令集计算(CISC)、精简指令集计算(RISC)或经由超长指令字(VLIW)的计算。一个或多个处理器核107可处理不同的指令集109，不同的指令集109可包括用于促进对其他指令集的仿真的指令。处理器核107也可包括其他处理设备，诸如，数字信号处理器(DSP)。
在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可具有单个内部高速缓存或多级的内部高速缓存。在一些实施例中，高速缓存存储器在处理器102的各种组件之间被共享。在一些实施例中，处理器102也使用外部高速缓存(例如，第3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可使用已知的高速缓存一致性技术在处理器核107之间共享该外部高速缓存。寄存器堆106可附加地被包括在处理器102中，并且寄存器堆106可包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可专用于处理器102的设计。
在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，以在处理器102与***100中的其他组件之间传输通信信号，诸如，地址、数据、或控制信号。在一个实施例中，接口总线110可以是处理器总线，诸如，直接媒体接口(DMI)总线的某个版本。然而，处理器总线不限于DMI总线，并且可包括一个或多个***组件互连总线(例如，PCI、PCIexpress)、存储器总线或其他类型的接口总线。在一个实施例中，(多个)处理器102包括集成存储器控制器116和平台控制器中枢130。存储器控制器116促进存储器设备与***100的其他组件之间的通信，而平台控制器中枢(PCH)130提供经由本地I/O总线至I/O设备的连接。
存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有适当的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备120可以作为用于***100的***存储器来操作，以存储数据122和指令121供在一个或多个处理器102执行应用或进程时使用。存储器控制器116也与任选的外部图形处理器118耦合，该任选的外部图形处理器118可与处理器102中的一个或多个图形处理器108通信以执行图形操作和媒体操作。在一些实施例中，可由加速器112辅助图形操作、媒体操作或计算操作，该加速器112是可被配置用于执行专业的图形操作、媒体操作或计算操作的集合的协处理器。例如，在一个实施例中，加速器112是用于优化机器学习或计算操作的矩阵乘法加速器。在一个实施例中，加速器112是光线追踪加速器，该光线追踪加速器可用于与图形处理器108一致地执行光线追踪操作。在一个实施例中，可替代加速器112使用外部加速器119，或可与加速器112一致地使用外部加速器119。
在一些实施例中，显示设备111可以连接至(多个)处理器102。显示设备111可以是以下各项中的一项或多项：内部显示设备，如在移动电子设备或膝上型设备中；或经由显示接口(例如，显示端口等)附接的外部显示设备。在一个实施例中，显示设备111可以是头戴式显示器(HMD)，诸如，用于在虚拟现实(VR)应用或增强现实(AR)应用中使用的立体显示设备。
在一些实施例中，平台控制器中枢130使***设备能够经由高速I/O总线而连接至存储器设备120和处理器102。I/O***设备包括但不限于音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储设备124(例如，非易失性存储器、易失性存器、硬盘驱动器、闪存、NAND、3D NAND、3D XPoint等)。数据存储设备124可以经由存储接口(例如，SATA)或经由诸如***组件互连总线(例如，PCI、PCI express)之类的***总线来进行连接。触摸传感器125可以包括触摸屏传感器、压力传感器、或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器、或移动网络收发器，该移动网络收发器诸如3G、4G、5G或长期演进(LTE)收发器。固件接口128使得能够与***固件进行通信，并且可以例如是统一可扩展固件接口(UEFI)。网络控制器134可启用到有线网络的网络连接。在一些实施例中，高性能网络控制器(未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多声道高清音频控制器。在一个实施例中，***100包括用于将传统(例如，个人***2(PS/2))设备耦合至***的任选的传统I/O控制器140。平台控制器中枢130还可以连接至一个或多个通用串行总线(USB)控制器142连接输入设备，诸如，键盘和鼠标143组合、相机144、或其他USB输入设备。
将会理解，所示的***100是示例性的而非限制性的，因为也可以使用以不同方式配置的其他类型的数据处理***。例如，存储器控制器116和平台控制器中枢130的实例可以集成到分立的外部图形处理器中，该分立的外部图形处理器诸如外部图形处理器118。在一个实施例中，平台控制器中枢130和/或存储器控制器116可以在一个或多个处理器102外部。例如，***100可包括外部存储器控制器116和平台控制器中枢130，该外部存储器控制器116和平台控制器中枢130可以被配置为在与(多个)处理器102通信的***芯片组内的存储器控制器中枢和***控制器中枢。
例如，可使用电路板(“橇板(sled)”)，在该电路板上被放置的组件(诸如，CPU、存储器和其他组件)经设计以实现提升的热性能。在一些示例中，诸如处理器之类的处理组件位于橇板的顶侧上，而诸如DIMM之类的附近存储器位于橇板的底侧上。作为由该设计提供的增强的气流的结果，组件能以比典型***更高的频率和功率等级来操作，由此增加性能。此外，橇板配置成盲配机架中的功率和数据通信线缆，由此增强它们被快速地移除、升级、重新安装和/或替换的能力。类似地，位于橇板上的各个组件(诸如，处理器、加速器、存储器和数据存储驱动器)由于它们相对于彼此增加的间距而被配置成易于升级。在说明性实施例中，组件附加地包括用于证明它们的真实性的硬件认证特征。
数据中心可利用支持多个其他网络架构的单个网络架构(“结构”)，多个其他网络架构包括以太网和全方位路径。橇板可经由光纤耦合至交换机，这提供比典型的双绞线布线(例如，5类、5e类、6类等)更高的带宽和更低的等待时间。由于高带宽、低等待时间的互连和网络架构，数据中心在使用中可集中在物理上解散的诸如存储器、加速器(例如，GPU、图形加速器、FPGA、ASIC、神经网络和/或人工智能加速器等)和数据存储驱动器之类的资源，并且根据需要将它们提供给计算资源(例如，处理器)，从而使计算资源能够就好像被集中的资源在本地那样访问这些被集中的资源。
功率供应或功率源可将电压和/或电流提供给***100或本文中描述的任何组件或***。在一个示例中，功率供应包括用于***到墙壁插座中的AC-DC(交流-直流)适配器。此类AC功率可以是可再生能量(例如，太阳能)功率源。在一个示例中，功率源包括DC功率源，诸如，外部AC-DC转换器。在一个示例中，功率源或功率供应包括用于通过接近充电场来充电的无线充电硬件。在一个示例中，功率源可包括内部电池、交流供应、基于动作的功率供应、太阳能功率供应、或燃料电池源。
图2A-图2D图示由本文中描述的实施例提供的计算***和图形处理器。图2A-图2D的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。
图2A是处理器200的实施例的框图，该处理器200具有一个或多个处理器核202A-202N、集成存储器控制器214以及集成图形处理器208。处理器200可包括附加的核，这些附加的核多至由虚线框表示的附加核202N并包括由虚线框表示的附加核202N。处理器核202A-202N中的每一个包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每一个处理器核也具有对一个或多个共享高速缓存单元206的访问权。内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓存存储器层级结构。高速缓存存储器层级结构可包括每个处理器核内的至少一个级别的指令和数据高速缓存以及一级或多级共享的中级高速缓存，诸如，第2级(L2)、第3级(L3)、第4级(L4)、或其他级别的高速缓存，其中，在外部存储器之前的最高级别的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A-204N之间的一致性。
在一些实施例中，处理器200还可包括一个或多个总线控制器单元的集合216和***代理核210。一个或多个总线控制器单元216管理***总线的集合，诸如，一个或多个PCI总线或PCI Express总线。***代理核210提供对各处理器组件的管理功能。在一些实施例中，***代理核210包括用于管理对各种外部存储器设备(未示出)的访问的一个或多个集成存储器控制器214。
在一些实施例中，处理器核202A-202N中的一个或多个处理器核包括对同步多线程的支持。在此类实施例中，***代理核210包括用于在多线程处理期间协调并操作核202A-202N的组件。***代理核210可附加地包括功率控制单元(PCU)，该功率控制单元包括用于调节处理器核202A-202N和图形处理器208的功率状态的逻辑和组件。
在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与共享高速缓存单元的集合206以及与***代理核210耦合，该***代理核210包括一个或多个集成存储器控制器214。在一些实施例中，***代理核210还包括用于将图形处理器输出驱动到一个或多个经耦合的显示器的显示控制器211。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208内。
在一些实施例中，基于环的互连单元212用于耦合处理器200的内部组件。然而，可以使用替代的互连单元，诸如，点到点互连、交换式互连、或其他技术，包括本领域中公知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。
示例性I/O链路213表示多个各种各样的I/O互连中的至少一种，包括促进各处理器组件与高性能嵌入式存储器模块218(诸如，eDRAM模块)之间的通信的封装上I/O互连。在一些实施例中，处理器核202A-202N中的每个处理器核以及图形处理器208可将嵌入式存储器模块218用作共享的末级高速缓存。
在一些实施例中，处理器核202A-202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A-202N在指令集架构(ISA)方面是异构的，其中，处理器核202A-202N中的一个或多个执行第一指令集，而其他核中的至少一个执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A-202N在微架构方面是异构的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。在一个事实中，处理器核202A-202N在计算能力方面是异构的。此外，处理器200可实现在一个或多个芯片上，或者除其他组件之外还被实现为具有所图示的组件的SoC集成电路。
图2B是根据本文中所描述的一些实施例的图形处理器核219的硬件逻辑的框图。图2B的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。图形处理器核219(有时称为核切片)可以是模块化图形处理器内的一个或多个图形核。图形处理器核219的示例是一个图形核切片，并且基于目标功率包络和性能包络，如本文中所描述的图形处理器可以包括多个图形核切片。每个图形处理器核219可包括固定功能块230，该固定功能块230与多个子核221A-221F(也称为子切片)耦合，多个子核221A-221F包括模块化的通用和固定功能逻辑的块。
在一些实施例中，固定功能块230包括几何/固定功能流水线231，该几何/固定功能流水线231例如在较低性能和/或较低功率的图形处理器实现中可由图形处理器核219中的所有子核共享。在各实施例中，几何/固定功能流水线231包括3D固定功能流水线(例如，如在下文描述的图3A-3C和图4中的3D流水线312)、视频前端单元、线程生成器和线程分派器、以及统一返回缓冲器管理器，该统一返回缓冲器管理器管理统一返回缓冲器(例如，如下文所描述的在图4中的统一返回缓冲器418)。
在一个实施例中，固定功能块230还包括图形SoC接口232、图形微控制器233和媒体流水线234。图形SoC接口232提供图形处理器核219与芯片上***集成电路内的其他处理器核之间的接口。图形微控制器233是可配置成管理图形处理器核219的各种功能的可编程子处理器，这些功能包括线程分派、调度和抢占。媒体流水线234(例如，图3A-3C和图4的媒体流水线316)包括用于促进对包括图像数据和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体流水线234经由对子核221A-221F内的计算或采样逻辑的请求来实现媒体操作。
在一个实施例中，SoC接口232使图形处理器核219能够与通用应用处理器核(例如，CPU)和/或SoC内的其他组件进行通信，其他组件包括诸如共享的末级高速缓存存储器的存储器层级结构元件、***RAM、和/或嵌入式芯片上或封装上DRAM。SoC接口232还可启用与SoC内的诸如相机成像流水线的固定功能设备的通信，并且启用全局存储器原子性的使用和/或实现全局存储器原子性，该全局存储器原子性可在图形处理器核219与SoC内的CPU之间被共享。SoC接口232还可实现针对图形处理器核219的功率管理控制，并且启用图形核219的时钟域与SoC内的其他时钟域之间的接口。在一个实施例中，SoC接口232使得能够从命令流转化器和全局线程分派器接收命令缓冲器，该命令流转化器和全局线程分派器被配置成将命令和指令提供给图形处理器内的一个或多个图形核中的每一个图形核。当媒体操作将要执行时，这些命令和指令可以被分派给媒体流水线234，或者当图形处理操作将要执行时，这些命令和指令可以被分派给几何和固定功能流水线(例如，几何和固定功能流水线231、几何和固定功能流水线237)。
图形微控制器233可被配置成执行针对图形处理器核219的各种调度任务和管理任务。在一个实施例中，图形微控制器233可对子核221A-221F内的执行单元(EU)阵列222A-222F、224A-224F内的各个图形并行引擎执行图形和/或计算工作负载调度。在该调度模型中，在包括图形处理器核219的SoC的CPU核上执行的主机软件可以经由多个图形处理器门铃(doorbell)中的一个图形处理器门铃来提交工作负载，这调用了对适当的图形引擎的调度操作。调度操作包括：确定接下来要运行哪个工作负载，将工作负载提交到命令流转化器，抢占在引擎上运行的现有工作负载，监测工作负载的进度，以及当工作负载完成时通知主机软件。在一个实施例中，图形微控制器233还可促进图形处理器核219的低功率或空闲状态，从而向图形处理器核219提供独立于操作***和/或***上的图形驱动器软件跨低功率状态转变来保存和恢复图形处理器核219内的寄存器的能力。
图形处理器核219可具有多于或少于所图示的子核221A-221F，多达N个模块化子核。对于每组N个子核，图形处理器核219还可包括共享功能逻辑235、共享和/或高速缓存存储器236、几何/固定功能流水线237、以及用于加速各种图形和计算处理操作的附加的固定功能逻辑238。共享功能逻辑235可以包括与可由图形处理器核219内的每N个子核共享的、与图4的共享功能逻辑420(例如，采样器逻辑、数学逻辑、和/或线程间通信逻辑)相关联的逻辑单元。共享和/或高速缓存存储器236可以是用于图形处理器核219内的N个子核的集合221A-221F的末级高速缓存，并且还可以充当可由多个子核访问的共享存储器。几何/固定功能流水线237而不是几何/固定功能流水线231可被包括在固定功能块230内，并且几何/固定功能流水线237可包括相同或类似的逻辑单元。
在一个实施例中，图形处理器核219包括附加的固定功能逻辑238，该附加的固定功能逻辑238可包括供由图形处理器核219使用的各种固定功能加速逻辑。在一个实施例中，附加的固定功能逻辑238包括供在仅位置着色中使用的附加的几何流水线。在仅位置着色中，存在两个几何流水线：几何/固定功能流水线238、231内的完全几何流水线；以及剔除流水线，其是可被包括在附加的固定功能逻辑238内的附加的几何流水线。在一个实施例中，剔除流水线是完全几何流水线的精简版本。完全流水线和剔除流水线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏被丢弃三角形的长剔除运行，从而在一些实例中使得能够更早地完成着色。例如并且在一个实施例中，附加的固定功能逻辑238内的剔除流水线逻辑可以与主应用并行地执行位置着色器，并且通常比完全流水线更快地生成关键结果，因为剔除流水线仅取出顶点的位置属性并对顶点的位置属性进行着色，而不向帧缓冲器执行对像素的栅格化和渲染。剔除流水线可以使用所生成的关键结果来计算所有三角形的可见性信息，而无需考虑那些三角形是否被剔除。完全流水线(其在本实例中可以被称为重放(replay)流水线)可以消耗该可见性信息以跳过被剔除的三角形，从而仅对最终被传递到栅格化阶段的可见的三角形进行着色。
在一个实施例中，附加的固定功能逻辑238还可包括机器学习加速逻辑，诸如，固定功能矩阵乘法逻辑，该机器学习加速逻辑用于包括针对机器学习训练或推断的优化的实现方式。
在每个图形子核221A-221F内包括可用于响应于由图形流水线、媒体流水线、或着色器程序作出的请求而执行图形操作、媒体操作和计算操作的执行资源的集合。图形子核221A-221F包括：多个EU阵列222A-222F、224A-224F；线程分派和线程间通信(TD/IC)逻辑223A-223F；3D(例如，纹理)采样器225A-225F；媒体采样器206A-206F；着色器处理器227A-227F；以及共享的本地存储器(SLM)228A-228F。EU阵列222A-222F、224A-224F各自包括多个执行单元，这些执行单元是能够执行浮点和整数/定点逻辑操作以服务于图形操作、媒体操作或计算操作(包括图形程序、媒体程序或计算着色器程序)的通用图形处理单元。TD/IC逻辑223A-223F执行针对子核内的执行单元的本地线程分派和线程控制操作，并且促进在子核的执行单元上执行的线程之间的通信。3D采样器225A-225F可将纹理或其他3D图形相关的数据读取到存储器中。3D采样器可以基于所配置的样本状态以及与给定纹理相关联的纹理格式以不同方式读取纹理数据。媒体采样器206A-206F可基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核221A-221F可以交替地包括统一3D和媒体采样器。在子核221A-221F中的每一个子核内的执行单元上执行的线程可利用每个子核内的共享的本地存储器228A-228F，以使在线程组内执行的线程能够使用芯片上存储器的公共池来执行。
图2C图示图形处理单元(GPU)239，该GPU 239包括布置为多核组240A-240N的专用的图形处理资源的集合。虽然提供仅单个多核组240A的细节，但是将理解，其他多核组240B-240N可配备有相同或类似的图形处理资源的集合。
如所图示，多核组240A可包括图形核的集合243、张量核的集合244以及光线追踪核的集合245。调度器/分派器241调度和分派图形线程用于在各个核243、244、245上执行。寄存器堆的集合242存储在执行图形线程时由核243、244、245使用的操作数值。这些寄存器堆可包括例如用于存储整数值的整数寄存器、用于存储浮点值的浮点寄存器、用于存储紧缩数据元素(整数和/或浮点数据元素)的向量寄存器以及用于存储张量/矩阵值的片寄存器。在一个实施例中，片寄存器被实现为组合的向量寄存器的集合。
一个或多个组合的第一级(L1)高速缓存和共享存储器单元247在本地将图形数据存储在每个多核组240A内，图形数据诸如纹理数据、顶点数据、像素数据、光线数据、包围体数据等。一个或多个纹理单元247也可用于执行纹理操作，诸如，纹理映射和采样。由所有多核组240A-240N或多核组240A-240N的子集共享的第二级(L2)高速缓存253存储用于多个并发的图形线程的图形数据和/或指令。如所图示，可跨多个多核组240A-240N共享L2高速缓存253。一个或多个存储器控制器248将GPU 239耦合至存储器249，该存储器249可以是***存储器(例如，DRAM)和/或专用图形存储器(例如，GDDR6存储器)。
输入/输出(I/O)电路250将GPU 239耦合至一个或多个I/O设备252，这一个或多个I/O设备252诸如数字信号处理器(DSP)、网络控制器或用户输入设备。芯片上互连可用于将I/O设备252耦合至GPU 239和存储器249。I/O电路250的一个或多个I/O存储器管理单元(IOMMU)251直接将I/O设备252耦合至***存储器249。在一个实施例中，IOMMU251管理用于将虚拟地址映射到***存储器249中的物理地址的多个集合的页表。在该实施例中，I/O设备252、(多个)CPU 246和(多个)GPU 239可共享相同的虚拟地址空间。
在一个实现方式中，IOMMU 251支持虚拟化。在这种情况下，IOMMU 251可以管理用于将宾客/图形虚拟地址映射到宾客/图形物理地址的第一集合的页表以及用于将宾客/图形物理地址映射到(例如，***存储器249内的)***/主机物理地址的第二集合的页表。第一集合的页表和第二集合的页表中的每一个的基址可被存储在控制寄存器中，并且在上下文切换时被换出(例如，使得新上下文被提供有对相关集合的页表的访问权)。虽然未在图2C中图示，但是核243、244、245和/或多核组240A-240N中的每一个可包括转换后备缓冲器(TLB)，这些TLB用于对宾客虚拟至宾客物理转换、宾客物理至主机物理转换以及宾客虚拟至主机物理转换进行高速缓存。
在一个实施例中，CPU 246、GPU 239和I/O设备252被集成在单个半导体芯片和/或芯片封装上。所图示的存储器249可集成在同一芯片上，或者可经由芯片外接口被耦合至存储器控制器248。在一个实现方式中，存储器249包括共享与其他物理***级存储器相同的虚拟地址空间的GDDR6存储器，但是根本性原理不限于该特定的实现方式。
在一个实施例中，张量核244包括专门设计成用于执行矩阵操作的多个执行单元，这些矩阵操作是用于执行深度学习操作的基本计算操作。例如，可将同步矩阵乘法操作用于神经网络训练和推断。张量核244可使用各种操作数精度来执行矩阵处理，操作数精度包括单精度浮点(例如，32位)、半精度浮点(例如，16位)、整数字(16位)、字节(8位)和半字节(4位)。在一个实施例中，神经网络实现方式提取每个经渲染场景的特征，从而潜在地组合来自多个帧的细节，以构建高质量的最终图像。
在深度学习实现方式中，可调度并行的矩阵乘法工作用于在张量核244上执行。神经网络的训练尤其需要大量矩阵点积操作。为了处理N x N x N矩阵乘法的内积公式化，张量核244可包括至少N个点积处理元件。在矩阵乘法开始之前，一个完整的矩阵被加载到片寄存器中，并且对于N个循环中的每个循环，第二矩阵的至少一列被加载。对于每个循环，存在被处理的N个点积。
取决于特定的实现方式，能以不同精度来存储矩阵元素，包括16位的字、8位的字节(例如，INT8)以及4位的半字节(例如，INT4)。可为张量核244指定不同的精度模式以确保将最高效的精度用于不同的工作负载(例如，诸如推断工作负载，其可容忍至字节和半字节的离散化(quantization))。
在一个实施例中，光线追踪核245加速用于实时光线追踪实现方式和非实时光线追踪实现方式两者的光线追踪操作。具体而言，光线追踪核245包括光线遍历/相交电路，该光线遍历/相交电路用于使用包围体层级结构(BVH)来执行光线遍历并识别封围在BVH容体内的光线与基元之间的相交。光线追踪核245还可包括用于执行深度测试和剔除(例如，使用Z缓冲器或类似布置)的电路。在一个实现方式中，光线追踪核245与本文中描述的图像降噪技术一致地执行遍历和相交操作，该图像降噪技术的至少部分可在张量核244上执行。例如，在一个实施例中，张量核244实现深度学习神经网络以执行对由光线追踪核245生成的帧的降噪。然而，(多个)CPU 246、图形核243和/或光线追踪核245还可实现降噪和/或深度学习算法的全部或部分。
此外，如上文所描述，可采用对于降噪的分布式方法，在该分布式方法中，GPU 239在通过网络或高速互连而耦合至其他计算设备的计算设备中。在该实施例中，经互连的计算设备共享神经网络学习/训练数据以改善整个***学习执行用于不同类型的图像帧和/或不同的图形应用的降噪的速度。
在一个实施例中，光线追踪核245处理所有的BVH遍历和光线-基元相交，从而使图形核243免于被针对每条光线的数千条指令过载。在一个实施例中，每个光线追踪核245包括用于执行包围盒测试(例如，用于遍历操作)的第一集合的专业电路以及用于执行光线-三角形相交测试(例如，使已被遍历的光线相交)的第二集合的专业电路。由此，在一个实施例中，多核组240A可简单地发起光线探测，并且光线追踪核245独立地执行光线遍历和相交，并将命中数据(例如，命中、无命中、多个命中等)返回到线程上下文。当光线追踪核245执行遍历和相交操作时，其他核243、244被释放以执行其他图形或计算工作。
在一个实施例中，每个光线追踪核245包括用于执行BVH测试操作的遍历单元以及执行光线-基元相交测试的相交单元。相交单元生成“命中”、“无命中”或“多个命中”响应，该相交单元将这些响应提供给适当的线程。在遍历和相交操作期间，其他核(例如，图形核243和张量核244)的执行资源被释放以执行其他形式的图形工作。
在下文描述的一个特定实施例中，使用在其中工作被分布在图形核243与光线追踪核245之间的混合式栅格化/光线追踪方法。
在一个实施例中，光线追踪核245(和/或其他核243、244)包括对光线追踪指令集的硬件支持，光线追踪指令集诸如：微软的DirectX光线追踪(DXR)，其包括DispatchRays命令；以及光线生成着色器、最近命中着色器、任何命中着色器和未命中着色器，它们启用为每个对象指派唯一集合的着色器和纹理。可由光线追踪核245、图形核243和张量核244支持的另一光线追踪平台是Vulkan 1.1.85。然而，要注意根本性原理不限于任何特定的光线追踪指令集架构ISA。
一般而言，各个核245、244、243可支持包括用于以下各项的指令/函数的光线追踪指令集：光线生成、最近命中、任何命中、光线-基元相交、逐基元和层级结构包围盒构建、未命中、拜访、和异常。更具体地，一个实施例包括用于执行以下功能的光线追踪指令：
光线生成——可为每个像素、样本或其他用户定义的工作分配执行光线生成指令。
最近命中——可执行最近命中指令以对场景内光线与基元的最近交点定位。
任何命中——任何命中指令识别场景内光线与基元之间的多个相交，从而潜在地识别新的最近交点。
相交——相交指令执行光线-基元相交测试并输出结果。
逐基元包围盒构建——该指令围绕给定的基元或基元组建立包围盒(例如，当建立新BVH或其他加速数据结构时)。
未命中——指示光线未命中场景或场景的指定区域内的所有几何体。
拜访——指示光线将遍历的子容体。
异常——包括各种类型的异常处置器(例如，为各种错误条件调用)。
图2D是根据本文中描述的实施例的通用图形处理单元(GPGPU)270的框图，该GPGPU 270可被配置为图形处理器和/或计算加速器。GPGPU 270可经由一个或多个***和/或存储器总线来与主机处理器(例如，一个或多个CPU 246)和存储器271、272互连。在一个实施例中，存储器271是可与一个或多个CPU 246进行共享的***存储器，而存储器272是专用于GPGPU 270的设备存储器。在一个实施例中，GPGPU 270和设备存储器272内的组件可被映射到可由一个或多个CPU 246访问的存储器地址。可经由存储器控制器268来促进对存储器271和272的访问。在一个实施例中，存储器控制器268包括内部直接存储器访问(DMA)控制器269，或可包括用于执行否则将由DMA控制器执行的操作的逻辑。
GPGPU 270包括多个高速缓存存储器，包括L2高速缓存253、L1高速缓存254、指令高速缓存255、以及共享存储器256，该共享存储器256的至少部分也可被分区为高速缓存存储器。GPGPU 270还包括多个计算单元260A-260N。每个计算单元260A-260N包括向量寄存器的集合261、标量寄存器的集合262、向量逻辑单元的集合263、以及标量逻辑单元的集合264。计算单元260A-260N还可包括本地共享存储器265和程序计数器266。计算单元260A-260N可与常量高速缓存267耦合，该常量高速缓存267可用于存储常量数据，常量数据是在GPGPU 270上执行的核程序或着色器程序的运行期间将不改变的数据。在一个实施例中，常量高速缓存267是标量数据高速缓存，并且经高速缓存的数据可被直接取出到标量寄存器262中。
在操作期间，一个或多个CPU 246可将命令写入到GPGPU 270中的寄存器中，或写入到GPGPU 270中的、已经被映射到可访问地址空间的存储器中。命令处理器257可从寄存器或存储器读取命令，并且确定将如何在GPGPU 270内处理那些命令。随后可使用线程分派器258来将线程分派到计算单元260A-260N以执行那些命令。每个计算单元260A-260N可独立于其他计算单元来执行线程。此外，每个计算单元260A-260N可被独立地配置成用于有条件计算，并且可有条件地将计算的结果输出到存储器。当所提交的命令完成时，命令处理器257可中断一个或多个CPU 246。
图3A-图3C图示由本文中描述的实施例提供的附加的图形处理器和计算加速器架构的框图。图3A-图3C的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。
图3A是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元，或可以是与多个处理核或其他半导体器件集成的图形处理器，其他半导体器件诸如但不限于存储器设备或网络接口。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射的I/O接口并且利用被放置到处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享的外部高速缓存、和/或***存储器的接口。
在一些实施例中，图形处理器300还包括显示控制器302，该显示控制器302用于将显示输出数据驱动到显示设备318。显示控制器302包括用于显示器的一个或多个叠加平面以及多层的视频或用户界面元素的合成的硬件。显示设备318可以是内部或外部显示设备。在一个实施例中，显示设备318是头戴式显示设备，诸如，虚拟现实(VR)显示设备或增强现实(AR)显示设备。在一些实施例中，图形处理器300包括用于将媒体编码到一种或多种媒体编码格式，从一种或多种媒体编码格式对媒体解码，或在一种或多种媒体编码格式之间对媒体转码的视频编解码器引擎306，这一种或多种媒体编码格式包括但不限于：移动图像专家组(MPEG)格式(诸如，MPEG-2)、高级视频译码(AVC)格式(诸如，H.264/MPEG-4AVC、H.265/HEVC、开放媒体联盟(AOMedia)VP8、VP9)、以及电影和电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如，JPEG、以及运动JPEG(MJPEG)格式)。
在一些实施例中，图形处理器300包括块图像传送(BLIT)引擎304，用于执行二维(2D)栅格化器操作，包括例如，位边界块传送。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个组件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，这些图形操作包括三维(3D)图形操作和媒体操作。
在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，3D操作诸如，使用作用于3D基元形状(例如，矩形、三角形等)的处理函数来渲染三维图像和场景。3D流水线312包括可编程和固定功能元件，该可编程和固定功能元件执行到3D/媒体子***315的元件和/或所生成的执行线程内的各种任务。虽然3D流水线312可用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，该媒体流水线316专门用于执行媒体操作，诸如，视频后处理和图像增强。
在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元，用于代替、或代表视频编解码器引擎306来执行一个或多个专业的媒体操作，诸如，视频解码加速、视频去隔行、以及视频编码加速。在一些实施例中，媒体流水线316附加地包括线程生成单元以生成用于在3D/媒体子***315上执行的线程。所生成的线程在3D/媒体子***315中所包括的一个或多个图形执行单元上执行对媒体操作的计算。
在一些实施例中，3D/媒体子***315包括用于执行由3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子***315发送线程执行请求，该3D/媒体子***315包括用于对于对可用的线程执行资源的各种请求进行仲裁和分派的线程分派逻辑。执行资源包括用于处理3D线程和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子***315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，该子***还包括用于在线程之间共享数据并用于存储输出数据的共享存储器，其包括寄存器和可寻址存储器。
图3B图示根据本文中描述的实施例的具有分片架构的图形处理器320。在一个实施例中，图形处理器320包括图形处理引擎集群322，该图形处理引擎集群322在图形引擎片310A-310D内具有图3A中的图形处理器引擎310的多个实例。每个图形引擎片310A-310D可经由片互连的集合323A-323F被互连。每个图形引擎片310A-310D还可经由存储器互连325A-325D被连接到存储器模块或存储器设备326A-326D。存储器设备326A-326D可使用任何图形存储器技术。例如，存储器设备326A-326D可以是图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器设备326A-326D是高带宽存储器(HBM)模块，这些高带宽存储器(HBM)模块可与其相应的图形引擎片310A-310D一起在管芯上。在一个实施例中，存储器设备326A-326D是堆叠式存储器设备，这些堆叠式存储器设备可被堆叠在它们相应的图形引擎片310A-310D的顶部上。在一个实施例中，每个图形引擎片310A-310D和相关联的存储器326A-326D驻留在分开的小芯片上，这些分开的小芯片被键合到基础管芯或基础衬底，如在图11B-图11D中进一步详细地所描述。
图形处理引擎集群322可与芯片上或封装上结构互连324连接。结构互连324可启用图形引擎片310A-310D与诸如视频编解码器306和一个或多个副本引擎304之类的组件之间的通信。副本引擎304可用于将数据移出存储器设备326A-326D和在图形处理器320外部的存储器(例如，***存储器)，将数据移入存储器设备326A-326D和在图形处理器320外部的存储器(例如，***存储器)，并且在存储器设备326A-326D与在图形处理器320外部的存储器(例如，***存储器)之间移动数据。结构互连324还可用于将图形引擎片310A-310D互连。图形处理器320可任选地包括显示控制器302，以启用与外部显示设备318的连接。图形处理器还可被配置为图形加速器或计算加速器。在加速器配置中，显示控制器302和显示设备318可被省略。
图形处理器320可经由主机接口328连接到主机***。主机接口328可启用图形处理器320、***存储器和/或其他***组件之间的通信。主机接口328可以是例如PCIexpress总线或另一类型的主机***接口。
图3C图示根据本文中描述的实施例的计算加速器330。计算加速器330可包括与图3B中的图形处理器320的架构类似性，并且针对计算加速进行优化。计算引擎集群332可包括计算引擎片的集合340A-340D，计算引擎片的集合340A-340D包括针对并行或基于向量的通用计算操作优化的执行逻辑。在一些实施例中，计算引擎片340A-340D不包括固定功能图形处理逻辑，但是在一个实施例中，计算引擎片340A-340D中的一个或多个可包括用于执行媒体加速的逻辑。计算引擎片340A-340D可经由存储器互连325A-325D连接到存储器326A-326D。存储器326A-326D和存储器互连325A-325D可以是与在图形处理器320中类似的技术，或者可以是不同的技术。图形计算引擎片340A-340D还可经由片互连的集合323A-323F被互连，并且可与结构互连324连接和/或由结构互连324互连。在一个实施例中，计算加速器330包括可被配置为设备范围的高速缓存的大型L3高速缓存336。计算加速器330还能以与图3B中的图形处理器320类似的方式经由主机接口328连接至主机处理器和存储器。
图形处理引擎
图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3A中示出的GPE 310的某个版本，并且还可表示图3B中的图形引擎片310A-310D。图4的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。例如，图示出图3A的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是任选的，并且可以不被显式地包括在GPE 410内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 410。
在一些实施例中，GPE 410与命令流转化器403耦合或包括命令流转化器403，该命令流转化器403将命令流提供给3D流水线312和/或媒体流水线316。在一些实施例中，命令流转化器403与存储器耦合，该存储器可以是***存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并将这些命令发送至3D流水线312和/或媒体流水线316。这些命令是从环形缓冲器取出的指示，该环形缓冲器存储用于3D流水线312和媒体流水线316的命令。在一个实施例中，环形缓冲器可附加地包括存储批量的多个命令的批量命令缓冲器。用于3D流水线312的命令还可包括对存储在存储器中的数据的引用，这些数据诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至图形核阵列414来处理命令和数据。在一个实施例中，图形核阵列414包括一个或多个图形核(例如，(多个)图形核415A、(多个)图形核415B)的块，每个块包括一个或多个图形核。每个图形核包括图形执行资源的集合，该图形执行资源的集合包括：用于执行图形操作和计算操作的通用执行逻辑和图形专用执行逻辑；以及固定功能纹理处理逻辑和/或机器学习和人工智能加速逻辑。
在各实施例中，3D流水线312可包括用于通过处理指令以及将执行线程分派到图形核阵列414来处理一个或多个着色器程序的固定功能和可编程逻辑，这一个或多个着色器程序诸如，顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器、或其他着色器程序。图形核阵列414提供统一的执行资源块供在处理这些着色器程序时使用。图形核阵列414的(多个)图形核415A-415B内的多功能执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可执行与多个着色器相关联的多个同步执行线程。
在一些实施例中，图形核阵列414包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，执行单元包括通用逻辑，该通用逻辑可编程以便除了执行图形处理操作之外还执行并行通用计算操作。通用逻辑可与图1的(多个)处理器核107或图2A中的核202A-202N内的通用逻辑并行地或结合地执行处理操作。
由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储用于多个线程的数据。在一些实施例中，URB418可用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可附加地用于在图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列414是可缩放的，使得阵列包括可变数量的图形核，每个图形核都具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，使得可以根据需要启用或禁用执行资源。
图形核阵列414与共享功能逻辑420耦合，该共享功能逻辑420包括在图形核阵列中的图形核之间被共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专业的补充功能的硬件逻辑单元。在各实施例中，共享功能逻辑420包括但不限于采样器逻辑421、数学逻辑422和线程间通信(ITC)逻辑423。另外，一些实施例在共享功能逻辑420内实现一个或多个高速缓存425。
至少在其中对于给定的专业功能的需求不足以包括在图形核阵列414中的情况下实现共享功能。相反，那个专业功能的单个实例化被实现为共享功能逻辑420中的独立实体，并且在图形核阵列414内的执行资源之间被共享。在图形核阵列414之间被共享并被包括在图形核阵列414内的确切的功能集因实施例而异。在一些实施例中，共享功能逻辑420内的由图形核阵列414广泛使用的特定共享功能可被包括在图形核阵列414内的共享功能逻辑416内。在各实施例中，图形核阵列414内的共享功能逻辑416可包括共享功能逻辑420内的一些或所有逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可以在图形核阵列414的共享功能逻辑416内被复制。在一个实施例中，共享功能逻辑420被排除以有利于图形核阵列414内的共享功能逻辑416。
执行单元
图5A-图5B图示根据本文中所描述的实施例的线程执行逻辑500，该线程执行逻辑500包括在图形处理器核中采用的处理元件的阵列。图5A-图5B的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。图5A-图5B图示线程执行逻辑500的概览，该线程执行逻辑500可表示以图2B中的每个子核221A-221F图示的硬件逻辑。图5A表示通用图形处理器内的执行单元，而图5B表示可在计算加速器内被使用的执行单元。
如在图5A中所图示，在一些实施例中，线程执行逻辑500包括着色器处理器502、线程分派器504、指令高速缓存506、包括多个执行单元508A-508N的可缩放执行单元阵列、采样器510、共享本地存储器511、数据高速缓存512、以及数据端口514。在一个实施例中，可缩放执行单元阵列可通过基于工作负载的计算要求启用或禁用一个或多个执行单元(例如，执行单元508A、508B、508C、508D，一直到508N-1和508N中的任一个)来动态地缩放。在一个实施例中，所包括的组件经由互连结构而互连，该互连结构链接到组件中的每个组件。在一些实施例中，线程执行逻辑500包括通过指令高速缓存506、数据端口514、采样器510、以及执行单元508A-508N中的一个或多个到存储器(诸如，***存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，508A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立式可编程通用计算单元。在各实施例中，执行单元508A-508N的阵列是可缩放的以包括任何数量的单独的执行单元。
在一些实施例中，执行单元508A-508N主要用于执行着色器程序。着色器处理器502可处理各种着色器程序，并且可经由线程分派器504分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形流水线和媒体流水线的线程发起请求进行仲裁并在执行单元508A-508N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线可将顶点着色器、曲面细分着色器或几何着色器分派到线程执行逻辑以用于处理。在一些实施例中，线程分派器504还可处理来自执行的着色器程序的运行时线程生成请求。
在一些实施例中，执行单元508A-508N支持包括对许多标准3D图形着色器指令的原生支持的指令集，使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元508A-508N中的每个执行单元都能够进行多发布单指令多数据(SIMD)执行，并且多线程操作在面对较高等待时间的存储器访问时启用高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于能够进行整数操作、单精度浮点操作和双精度浮点操作、能够具有SIMD分支能力、能够进行逻辑操作、能够进行超越操作和能够进行其他混杂操作的流水线，执行针对每个时钟是多发布的。在等待来自存储器或共享功能中的一个共享功能的数据时，执行单元508A-508N内的依赖性逻辑使等待的线程休眠，直到所请求的数据已返回。当等待的线程正在休眠时，硬件资源可致力于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行针对像素着色器、片段着色器或包括不同顶点着色器的另一类型的着色器程序的操作。各实施例可应用以使用利用单指令多线程(SIMT)的执行，作为SIMD用例的替代，或作为SIMD用例的附加。对SIMD核或操作的引用也可应用于SIMT，或结合SIMT而应用于SIMD。
执行单元508A-508N中的每个执行单元对数据元素的数组进行操作。数据元素的数量是“执行尺寸”、或用于指令的通道数量。执行通道是用于数据元素访问、掩码、和指令内的流控制的执行的逻辑单元。通道的数量可独立于用于特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量。在一些实施例中，执行单元508A-508N支持整数和浮点数据类型。
执行单元指令集包括SIMD指令。各种数据元素可以作为紧缩数据类型被存储在寄存器中，并且执行单元将基于元素的数据尺寸来处理各个元素。例如，当对256位宽的向量进行操作时，向量的256位被存储在寄存器中，并且执行单元将向量操作为四个单独的64位紧缩数据元素(四字(QW)尺寸数据元素)、八个单独的32位紧缩数据元素(双字(DW)尺寸数据元素)、十六个单独的16位紧缩数据元素(字(W)尺寸的数据元素)、或三十二个单独的8位数据元素(字节(B)尺寸的数据元素)。然而，不同的向量宽度和寄存器尺寸是可能的。
在一个实施例中，可以将一个或多个执行单元组合到融合执行单元509A-509N中，该融合执行单元509A-509N具有对于融合EU而言共同的线程控制逻辑(507A-507N)。可以将多个EU融合到EU组中。融合的EU组中的每个EU可以被配置成执行单独的SIMD硬件线程。融合的EU组中的EU的数量可以根据实施例而有所不同。另外，可以逐EU地执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。每个融合图形执行单元509A-509N包括至少两个执行单元。例如，融合执行单元509A包括第一EU 508A、第二EU 508B、以及对于第一EU 508A和第二EU 508B而言共同的线程控制逻辑507A。线程控制逻辑507A控制在融合图形执行单元509A上执行的线程，从而允许融合执行单元509A-509N内的每个EU使用共同的指令指针寄存器来执行。
一个或多个内部指令高速缓存(例如，506)被包括在线程执行逻辑500中以对用于执行单元的线程指令进行高速缓存。在一些实施例中，一个或多个数据高速缓存(例如，512)被包括，以在线程执行期间对线程数据进行高速缓存。在执行逻辑500上执行的线程还可将被显式地管理的数据存储在共享本地存储器511中。在一些实施例中，采样器510被包括以为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器510包括专业的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程期间处理纹理数据或媒体数据。
在执行期间，图形流水线和媒体流水线经由线程生成和分派逻辑将线程发起请求发送到线程执行逻辑500。一旦一组几何对象已经被处理并被栅格化为像素数据，着色器处理器502内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)就被调用以进一步计算输出信息，并且使得结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，各顶点属性的值将跨经栅格化的对象而被内插。在一些实施例中，着色器处理器502内的像素处理器逻辑随后执行应用编程接口(API)供应的像素着色器程序或片段着色器程序。为了执行着色器程序，着色器处理器502经由线程分派器504将线程分派至执行单元(例如，508A)。在一些实施例中，着色器处理器502使用采样器510中的纹理采样逻辑来访问存储在存储器中的纹理图中的纹理数据。对纹理数据和输入几何数据的算术操作计算针对每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口514提供存储器访问机制，供线程执行逻辑500将经处理的数据输出至存储器以便在图形处理器输出流水线上进一步处理。在一些实施例中，数据端口514包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存512)，以便对数据进行高速缓存供经由数据端口进行存储器访问。
在一个实施例中，执行逻辑500还可包括可提供光线追踪加速功能的光线追踪器505。光线追踪器505可支持光线追踪指令集，该光线追踪指令集包括用于光线生成的指令/函数。光线追踪指令集可与图2C中的光线追踪核245所支持的光线追踪指令集类似或不同。
图5B图示根据实施例的执行单元508的示例性内部细节。图形执行单元508可包括指令取出单元537、通用寄存器堆阵列(GRF)524、架构寄存器堆阵列(ARF)526、线程仲裁器522、发送单元530、分支单元532、SIMD浮点单元(FPU)的集合534、以及在一个实施例中的专用整数SIMD ALU的集合535。GRF 524和ARF 526包括与可在图形执行单元508中活跃的每个同步硬件线程相关联的通用寄存器堆和架构寄存器堆的集合。在一个实施例中，每线程架构状态被维持在ARF 526中，而在线程执行期间使用的数据被存储在GRF 524中。每个线程的执行状态，包括用于每个线程的指令指针，可以被保持在ARF 526中的线程专用寄存器中。
在一个实施例中，图形执行单元508具有作为同步多线程(SMT)与细粒度交织多线程(IMT)的组合的架构。该架构具有模块化配置，该模块化配置可以基于同步线程的目标数量和每个执行单元的寄存器的数量而在设计时进行微调，其中跨用于执行多个同步线程的逻辑来划分执行单元资源。可由图形执行单元508执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。
在一个实施例中，图形执行单元508可协同发布多条指令，这些指令可以各自是不同的指令。图形执行单元线程508的线程仲裁器522可以将指令分派给以下各项中的一项以供执行：发送单元530、分支单元532或(多个)SIMD FPU 534。每个执行线程可以访问GRF524内的128个通用寄存器，其中，每个寄存器可以存储可作为具有32位数据元素的SIMD 8元素向量访问的32个字节。在一个实施例中，每个执行单元线程具有对GRF 524内的4个千字节的访问权，但是实施例并不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，图形执行单元508被分区为可独立地执行计算操作的七个硬件线程，但是每个执行单元的线程数量也可根据实施例而有所不同。例如，在一个实施例中，支持多达16个硬件线程。在其中七个线程可以访问4个千字节的实施例中，GRF 524可以存储总共28个千字节。在16个线程可访问4个千字节的情况下，GRF 524可存储总共64个千字节。灵活的寻址模式可以准许对多个寄存器一起进行寻址，从而建立实际上更宽的寄存器或者表示跨步式矩形块数据结构。
在一个实施例中，经由通过消息传递发送单元530执行的“发送”指令来分派存储器操作、采样器操作以及其他较长等待时间的***通信。在一个实施例中，分支指令被分派给专用分支单元532以促进SIMD发散和最终收敛。
在一个实施例中，图形执行单元508包括用于执行浮点操作的一个或多个SIMD浮点单元(FPU)534。在一个实施例中，(多个)FPU 534还支持整数计算。在一个实施例中，(多个)FPU 534可以SIMD执行多达数量M个32位浮点(或整数)操作，或者SIMD执行多达2M个16位整数或16位浮点操作。在一个实施例中，(多个)FPU中的至少一个提供支持高吞吐量超越数学函数和双精度64位浮点的扩展数学能力。在一些实施例中，8位整数SIMD ALU的集合535也存在，并且可专门优化成执行与机器学习计算相关联的操作。
在一个实施例中，可以在图形子核分组(例如，子切片)中对图形执行单元508的多个实例的阵列进行实例化。为了可缩放性，产品架构师可以选择每子核分组的执行单元的确切数量。在一个实施例中，执行单元508可以跨多个执行通道来执行指令。在进一步的实施例中，在不同通道上执行在图形执行单元508上执行的每个线程。
图6图示根据实施例的附加的执行单元600。执行单元600可以是用于在例如图3C中的计算引擎片340A-340D中使用的计算优化的执行单元，但不限于此。执行单元600的变体也可在如图3B中的图形引擎片310A-310D中使用。在一个实施例中，执行单元600包括线程控制单元601、线程状态单元602、指令取出/预取单元603、以及指令解码单元604。执行单元600附加地包括寄存器堆606，该寄存器堆606存储可被指派给执行单元内的硬件线程的寄存器。执行单元600附加地包括发送单元607和分支单元608。在一个实施例中，发送单元607和分支单元608能以与图5B中的图形执行单元508的发送单元530和分支单元532类似的方式操作。
执行单元600还包括计算单元610，该计算单元610包括多个不同类型的功能单元。在一个实施例中，计算单元610包括ALU单元611，该ALU单元611包括算术逻辑单元的阵列。ALU单元611可配置成执行64位、32位和16位的整数和浮点操作。可同时执行整数和浮点操作。计算单元610还可包括脉动阵列612和数学单元613。脉动阵列612包括数据处理单元的宽W深D的网络，其可用于以脉动方式执行向量或其他数据并行操作。在一个实施例中，脉动阵列612可配置成执行矩阵操作，诸如，矩阵点积操作。在一个实施例中，脉动阵列612支持16位浮点操作以及8位和4位整数操作。在一个实施例中，脉动阵列612可配置成加速机器学习操作。在此类实施例中，脉动阵列612可配置有对bfloat 16位浮点格式的支持。在一个实施例中，数学单元613可被包括以便以高效的且比ALU单元611更低功率的方式执行数学操作的特定子集。数学单元613可包括可在由其他实施例提供的图形处理引擎的共享功能逻辑(例如，图4中的共享功能逻辑420的数学逻辑422)中发现的数学逻辑的变体。在一个实施例中，数学单元613可配置成执行32位和64位浮点操作。
线程控制单元601包括用于控制执行单元内的线程的执行的逻辑。线程控制单元601可包括线程仲裁逻辑，该线程仲裁逻辑用于启动、停止以及抢占执行单元600内线程的执行。线程状态单元602可用于存储用于被指派在执行单元600上执行的线程的线程状态。将线程状态存储在执行单元600内使得能够在线程变得被锁定或空闲时快速抢占那些线程。指令取出/预取单元603可从较高级别执行逻辑的指令高速缓存(例如，如图5A中的指令高速缓存506)取出指令。指令取出/预取单元603还可基于对当前执行线程的分析来发布对要被加载到指令高速缓存中的指令的预取请求。指令解码单元604可用于对要由计算单元执行的指令进行解码。在一个实施例中，指令解码单元604可被用作次级解码器以将复杂指令解码为组成的微操作。
执行单元600附加地包括寄存器堆606，该寄存器堆可由在执行单元600上执行的硬件线程使用。寄存器堆606中的寄存器可跨用于执行执行单元600的计算单元610内的多个同步线程的逻辑而被划分。可由图形执行单元600执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。基于所支持的硬件线程的数量，寄存器堆606的尺寸可因实施例而异。在一个实施例中，可使用寄存器重命名来动态地将寄存器分配给硬件线程。
图7是图示根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框图示通常被包括在执行单元指令中的组成部分，而虚线包括任选的或仅被包括在指令的子集中的组成部分。在一些实施例中，所描述和图示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与产生自一旦指令被处理就进行的指令解码的微操作相反。
在一些实施例中，图形处理器执行单元原生地支持128位指令格式710的指令。基于所选择的指令、指令选项和操作数数量，64位紧凑指令格式730可用于一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作在64位格式730中受限。64位格式730中可用的原生指令因实施例而异。在一些实施例中，使用索引字段713中的索引值的集合将指令部分地压缩。执行单元硬件基于索引值来引用压缩表的集合，并使用压缩表输出来重构128位指令格式710的原生指令。可使用指令的其他尺寸和格式。
针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行地执行每条指令。例如，响应于加法指令，执行单元跨表示纹理元素或图片元素的每个颜色通道执行同步加法操作。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714启用对某些执行选项的控制，这些执行选项诸如通道选择(例如，断言)以及数据通道顺序(例如，混合)。针对128位指令格式710的指令，执行尺寸字段716限制将被并行地执行的数据通道的数量。在一些实施例中，执行尺寸字段716不可用于64位紧凑指令格式730。
一些执行单元指令具有多达三个操作数，包括两个源操作数src0720、src1 722以及一个目的地操作数718。在一些实施例中，执行单元支持双目的地指令，其中，双目的地中的一个目的地是隐式的。数据操纵指令可具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后一个源操作数可以是与指令一起传递的立即数(例如，硬编码的)值。
在一些实施例中，128位指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726例如指定使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，由指令中的位直接提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726指定指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令可将字节对齐寻址用于源操作数和目的地操作数，并且当处于第二模式时，指令可将16字节对齐寻址用于所有的源操作数和目的地操作数。
在一个实施例中，访问/寻址模式字段726的寻址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，位4、位5、和位6允许执行单元确定操作码的类型。所示出的确切的操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中，移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳转(jmp))包括0010xxxxb(例如，0x20)形式的指令。混杂指令组746包括指令的混合，包括0011xxxxb(例如，0x30)形式的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括0100xxxxb(例如，0x40)形式的逐分量的算术指令(例如，加、乘(mul))。并行数学组748跨数据通道并行地执行算术操作。向量数学组750包括0101xxxxb(例如，0x50)形式的算术指令(例如，dp4)。向量数学组对向量操作数执行算术，诸如点积计算。在一个实施例中，所图示的操作码解码740可用于确定执行单元的哪个部分将用于执行经解码的指令。例如，一些指令可被指定为将由脉动阵列执行的脉动指令。其他指令，诸如，光线追踪指令(未示出)可被路由到执行逻辑的切片或分区内的光线追踪核或光线追踪逻辑。
图形流水线
图8是图形处理器800的另一实施例的框图。图8的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。
在一些实施例中，图形处理器800包括几何流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理***内的图形处理器。图形处理器通过至一个或多个控制寄存器(未示出)的寄存器写入、或者经由通过环形互连802发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理组件，诸如其他图形处理器或通用处理器。来自环形互连802的命令由命令流转化器803解译，该命令流转化器将指令供应至几何流水线820或媒体流水线830的各个组件。
在一些实施例中，命令流转化器803引导顶点取出器805的操作，该顶点取出器805从存储器读取顶点数据，并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点取出器805将顶点数据提供给顶点着色器807，该顶点着色器807对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点取出器805和顶点着色器807通过经由线程分派器831将执行线程分派至执行单元852A-852B来执行顶点处理指令。
在一些实施例中，执行单元852A-852B是具有用于执行图形操作和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元852A-852B具有专用于每个阵列或在阵列之间被共享的所附接的L1高速缓存851。高速缓存可以被配置为数据高速缓存、指令高速缓存、或被分区为在不同分区中包含数据和指令的单个高速缓存。
在一些实施例中，几何流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分组件。在一些实施例中，可编程外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的指示下进行操作，并且包括用于基于粗糙的几何模型来生成详细的几何对象集合的专用逻辑，该粗糙的几何模型作为输入被提供至几何流水线820。在一些实施例中，如果不使用曲面细分，则可以绕过曲面细分组件(例如，外壳着色器811、曲面细分器813和域着色器817)。
在一些实施例中，完整的几何对象可由几何着色器819经由被分派至执行单元852A-852B的一个或多个线程来处理，或者可以直接行进至裁剪器829。在一些实施例中，几何着色器对整个几何对象而不是对如在图形流水线的先前的级中那样对顶点或顶点补片进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819是可由几何着色器程序编程的以便在曲面细分单元被禁用的情况下执行几何曲面细分。
在栅格化之前，裁剪器829处理顶点数据。裁剪器829可以是固定功能裁剪器或具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出流水线870中的栅格化器和深度测试组件873分派像素着色器以将几何对象转换为逐像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可绕过栅格化器和深度测试组件873，并且经由流出单元823访问未栅格化的顶点数据。
图形处理器800具有互连总线、互连结构、或允许数据和消息在处理器的主要组件之中传递的某个其他互连机制。在一些实施例中，执行单元852A-852B和相关联的逻辑单元(例如，L1高速缓存851、采样器854、纹理高速缓存858等)经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线组件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A-852B各自具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858也可被配置为采样器高速缓存。
在一些实施例中，渲染输出流水线870包含栅格化器和深度测试组件873，其将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格化器逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩码器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作组件877对数据执行基于像素的操作，但是在一些实例中，与2D操作相关联的像素操作(例如，利用混合的位块图像传送)由2D引擎841执行，或者在显示时由显示控制器843使用叠加显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形组件，从而允许在无需使用主***存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将媒体命令发送至媒体引擎837之前处理该命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。
在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部，并且经由环形互连802、或某个其他互连总线或结构来与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线进行操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是***集成显示设备(如在膝上型计算机中)、或者是经由显示设备连接器附接的外部显示设备。
在一些实施例中，几何流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作，并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调用转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供支持。在一些实施例中，也可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可进行从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。
图形流水线编程
图9A是图示根据一些实施例的图形处理器命令格式900的框图。图9B是图示根据实施例的图形处理器命令序列910的框图。图9A中的实线框图示一般被包括在图形命令中的组成部分，而虚线包括任选的或仅被包括在图形命令的子集中的组成部分。图9A的示例性图形处理器命令格式900包括用于标识命令的客户端902、命令操作代码(操作码)904和数据906的数据字段。子操作码905和命令尺寸908也被包括在一些命令中。
在一些实施例中，客户端902指定图形设备的处理命令数据的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段，以调整对命令的进一步处理并将命令数据路由至适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有处理命令的对应的处理流水线。一旦由客户端单元接收到命令，客户端单元就读取操作码904以及子操作码905(如果存在)以确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，预期显式的命令尺寸908指定命令的尺寸。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的尺寸。在一些实施例中，经由双字的倍数来对齐命令。可使用其他命令格式。
图9B中的流程图示示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理***的软件或固件使用所示出的命令序列的某个版本来建立、执行并终止图形操作的集合。仅出于示例性目的示出并描述了样本命令序列，因为实施例不限于这些特定的命令或者该命令序列。而且，命令可以作为批量的命令以命令序列被发布，使得图形处理器将以至少部分同时的方式处理命令序列。
在一些实施例中，图形处理器命令序列910可开始于流水线转储清除命令912，以便使得任何活跃的图形流水线完成流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不并发地操作。执行流水线转储清除以使得活跃的图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活跃的绘画引擎完成未决操作并且相关的读高速缓存被无效。任选地，渲染高速缓存中被标记为“脏”的任何数据可以被转储清除到存储器。在一些实施例中，流水线转储清除命令912可以用于流水线同步，或者在将图形处理器置于低功率状态之前使用。
在一些实施例中，当命令序列要求图形处理器在流水线之间明确地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行上下文中仅需要一次流水线选择命令913，除非上下文将发布针对两条流水线的命令。在一些实施例中，紧接在经由流水线选择命令913的流水线切换之前需要流水线转储清除命令912。
在一些实施例中，流水线控制命令914配置用于操作的图形流水线，并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步，并且用于在处理批量的命令之前清除来自活跃流水线内的一个或多个高速缓存存储器的数据。
在一些实施例中，返回缓冲器状态命令916用于配置用于相应流水线的返回缓冲器的集合以写入数据。一些流水线操作需要分配、选择或配置一个或多个返回缓冲器，在处理期间操作将中间数据写入这一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择要用于流水线操作的集合的返回缓冲器的尺寸和数量。
命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。
用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及将在处理3D基元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，如果将不使用某些流水线元件，则3D流水线状态930命令还能够选择性地禁用或绕过那些元件。
在一些实施例中，3D基元932命令用于提交待由3D流水线处理的3D基元。经由3D基元932命令传递给图形处理器的命令和相关联的参数被转发到图形流水线中的顶点取出功能。顶点取出功能使用3D基元932命令数据来生成多个顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D基元932命令用于经由顶点着色器对3D基元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“去往(go)”或“踢除(kick)”命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以便通过图形流水线来转储清除命令序列。3D流水线将执行针对3D基元的几何处理。一旦操作完成，就对所得到的几何对象进行栅格化，并且像素引擎对所得到的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列910遵循媒体流水线924路径。一般地，针对媒体流水线924进行编程的特定用途和方式取决于待执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可以被转移到媒体流水线。在一些实施例中，还可绕过媒体流水线，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，图形处理器用于使用计算着色器程序来执行SIMD向量操作，这些计算着色器程序并不明确地与图形基元的渲染相关。
在一些实施例中，以与3D流水线922类似的方式配置媒体流水线924。将用于配置媒体流水线状态940的命令集合分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态的命令940包括用于配置媒体流水线元件的数据，这些媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态的命令940还支持使用指向包含批量的状态设置的“间接”状态元件的一个或多个指针。
在一些实施例中，媒体对象命令942供应指向用于由媒体流水线处理的媒体对象的指针。媒体对象包括存储器缓冲器，该存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，就经由执行命令944或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。随后可通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图形软件架构
图10图示根据一些实施例的用于数据处理***1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作***1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作***1020各自在数据处理***的***存储器1050中执行。
在一些实施例中，3D图形应用1010包含一个或多个着色器程序，这一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如，Direct3D的高级着色器语言(HLSL)、OpenGL着色器语言(GLSL)，等等。应用还包括采用适于由通用处理器核1034执行的机器语言的可执行指令1014。应用还包括由顶点数据限定的图形对象1016。
在一些实施例中，操作***1020是来自微软公司的
操作***、专属的类UNIX操作***、或使用Linux内核的变体的开源的类UNIX操作***。操作***1020可支持图形API 1022，诸如Direct3DAPI、OpenGL API或Vulkan API。当Direct3DAPI正在使用时，操作***1020使用前端着色器编译器1024以将采用HLSL的任何着色器指令1012编译成较低级的着色器语言。编译可以是即时(JIT)编译，或者应用可执行着色器预编译。在一些实施例中，在3D图形应用1010的编译期间，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的某个版本。
在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，该后端着色器编译器1027用于将着色器指令1012转换成硬件专用表示。当OpenGL API在使用中时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作***内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032通信以分派命令和指令。
IP核实施方式
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，该机器可读介质表示和/或限定集成电路(诸如，处理器)内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(被称为“IP核”)是集成电路的逻辑的可重复使用单元，这些可重复使用单元可以作为描述集成电路的结构的硬件模型而被存储在有形的、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，使得电路执行与本文中描述的实施例中的任一实施例相关联地描述的操作。
图11A是图示根据实施例的IP核开发***1100的框图，该IP核开发***1100可以用于制造集成电路以执行操作。IP核开发***1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可生成采用高级编程语言(例如，C/C++)的IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能仿真、行为仿真和/或时序仿真。随后可从仿真模型1112创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流进行建模的集成电路(包括使用建模的数字信号执行的相关联的逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑级或晶体管级的较低级别设计。由此，初始设计和仿真的特定细节可有所不同。
可以由设计设施进一步将RTL设计1115或等效方案合成到硬件模型1120中，该硬件模型1120可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第三方制造设施1165。替代地，可以通过有线连接1150或无线连接1160(例如，经由因特网)来传输IP核设计。制造设施1165随后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文中描述的至少一个实施例的操作。
图11B图示根据本文中描述的一些实施例的集成电路封装组件1170的截面侧视图。集成电路封装组件1170图示如本文中所描述的一个或多个处理器或加速器设备的实现方式。封装组件1170包括连接至衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可以至少部分地实现在可配置逻辑或固定功能逻辑硬件中，并且可包括本文中描述的(多个)处理器核、(多个)图形处理器或其他加速器设备中的任何处理器核、图形处理器或其他加速器设备的一个或多个部分。每个逻辑单元1172、1174可以实现在半导体管芯内，并且经由互连结构1173与衬底1180耦合。互连结构1173可以被配置成在逻辑1172、1174与衬底1180之间路由电信号，并且可以包括互连，该互连诸如但不限于凸块或支柱。在一些实施例中，互连结构1173可以被配置成路由电信号，诸如例如，与逻辑1172、1174的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可以包括其他合适类型的衬底。封装组件1170可以经由封装互连1183连接至其他电气设备。封装互连1183可以耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如主板、其他芯片组或多芯片模块。
在一些实施例中，逻辑单元1172、1174与桥接器1182电耦合，该桥接器1182被配置成在逻辑1172与逻辑1174之间路由电信号。桥接器1182可以是为电信号提供路由的密集互连结构。桥接器1182可以包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上以提供逻辑1172与逻辑1174之间的芯片到芯片连接。
尽管图示了两个逻辑单元1172、1174和桥接器1182，但是本文中所描述的实施例可以包括在一个或多个管芯上的更多或更少的逻辑单元。这一个或多个管芯可以由零个或更多个桥接器连接，因为当逻辑被包括在单个管芯上时，可以排除桥接器1182。替代地，多个管芯或逻辑单元可以由一个或多个桥接器连接。另外，在其他可能的配置(包括三维配置)中，多个逻辑单元、管芯和桥接器可被连接在一起。
图11C图示封装组件1190，该封装组件1190包括连接到衬底1180的多个单元的硬件逻辑小芯片(例如，基础管芯)。如本文中所描述的图形处理单元、并行处理器和/或计算加速器可由分开制造的各种硅小芯片组成。在该上下文中，小芯片是至少部分地被封装的集成电路，该至少部分地被封装的集成电路包括可与其他小芯片一起被组装到更大的封装中的不同的逻辑单元。具有不同IP核逻辑的小芯片的各种集合可被组装到单个器件中。此外，可使用有源***器技术将小芯片集成到基础管芯或基础小芯片中。本文中描述的概念启用GPU内的不同形式的IP之间的互连和通信。IP核可通过使用不同的工艺技术来制造并在制造期间被组成，这避免了尤其是对于具有若干风格的IP的大型SoC的将多个IP聚集到同一制造工艺的复杂性。允许使用多种工艺技术改善了上市时间，并提供具有成本效益的方法来创建多个产品SKU。此外，分解的IP更适于被独立地进行功率门控，可关闭不在给定工作负载上使用的组件，从而降低总功耗。
硬件逻辑小芯片可包括专用硬件逻辑小芯片1172、逻辑或I/O小芯片1174、和/或存储器小芯片1175。硬件逻辑小芯片1172以及逻辑或I/O小芯片1174可以至少部分地实现在可配置逻辑或固定功能逻辑硬件中，并且可包括本文中描述的(多个)处理器核、(多个)图形处理器、并行处理器或其他加速器设备中的任何处理器核、图形处理器、并行处理器或其他加速器设备的一个或多个部分。存储器小芯片1175可以是DRAM(例如，GDDR、HBM)存储器或高速缓存(SRAM)存储器。
每个小芯片可被制造为单独的半导体管芯，并且经由互连结构1173与衬底1180耦合。互连结构1173可配置成在衬底1180内的各种小芯片与逻辑之间路由电信号。互连结构1173可包括互连，诸如但不限于凸块或支柱。在一些实施例中，互连结构1173可以被配置成路由电信号，诸如例如，与逻辑小芯片、I/O小芯片和存储器小芯片的操作相关联的输入/输出(I/O)信号和/或功率信号或接地信号。
在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可包括其他合适类型的衬底。封装组件1190可以经由封装互连1183连接至其他电气设备。封装互连1183可以耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如主板、其他芯片组或多芯片模块。
在一些实施例中，逻辑或I/O小芯片1174和存储器小芯片1175可经由桥接器1187被电耦合，该桥接器1187配置成在逻辑或I/O小芯片1174与存储器小芯片1175之间路由电信号。桥接器1187可以是为电信号提供路由的密集互连结构。桥接器1187可以包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上以提供逻辑或I/O小芯片1174与存储器小芯片1175之间的芯片到芯片连接。桥接器1187还可被称为硅桥接器或互连桥接器。例如，在一些实施例中，桥接器1187是嵌入式多管芯互连桥接器(EMIB)。在一些实施例中，桥接器1187可以仅是从一个小芯片到另一小芯片的直接连接。
衬底1180可包括用于I/O 1191、高速缓存存储器1192和其他硬件逻辑1193的硬件组件。结构1185可被嵌入在衬底1180中以启用衬底1180内的各种逻辑小芯片与逻辑1191、1193之间的通信。在一个实施例中，I/O 1191、结构1185、高速缓存、桥接器和其他硬件逻辑1193可集成在层叠在衬底1180的顶部上的基础管芯中。
在各实施例中，封装组件1190可包括由结构1185或一个或多个桥接器1187互连的更少或更多数量的组件和小芯片。封装组件1190内的小芯片能以3D布置或2.5D布置来布置。一般而言，桥接器结构1187可用于促进例如逻辑或I/O小芯片与存储器小芯片之间的点对点互连。结构1185可用于将各种逻辑和/或I/O小芯片(例如，小芯片1172、1174、1191、1193)与其他逻辑和/或I/O小芯片互连。在一个实施例中，衬底内的高速缓存存储器1192可充当用于封装组件1190的全局高速缓存，充当分布式全局高速缓存的部分，或充当用于结构1185的专用高速缓存。
图11D图示根据实施例的包括可互换小芯片1195的封装组件1194。可互换小芯片1195可被组装到一个或多个基础小芯片1196、1198上的标准化插槽中。基础小芯片1196、1198可经由桥接器互连1197被耦合，该桥接器互连1197可与本文中描述的其他桥接器互连类似，并且可以是例如EMIB。存储器小芯片也可经由桥接器互连被连接至逻辑或I/O小芯片。I/O和逻辑小芯片可经由互连结构进行通信。基础小芯片各自可支持按照用于逻辑或I/O或存储器/高速缓存中的一者的标准化格式的一个或多个插槽。
在一个实施例中，SRAM和功率递送电路可被制造到基础小芯片1196、1198中的一个或多个中，基础小芯片1196、1198可使用相对于可互换小芯片1195不同的工艺技术来制造，可互换小芯片1195堆叠在基础小芯片的顶部上。例如，可使用较大工艺技术来制造基础小芯片1196、1198，同时可使用较小工艺技术来制造可互换小芯片。可互换小芯片1195中的一个或多个可以是存储器(例如，DRAM)小芯片。可基于针对使用封装组件1194的产品的功率和/或性能来为封装组件1194选择不同的存储器密度。此外，可在组装时基于针对产品的功率和/或性能来选择具有不同数量的类型的功能单元的逻辑小芯片。此外，可将包含具有不同类型的IP逻辑核的小芯片***到可互换小芯片插槽中，从而启用可混合并匹配不同技术的IP块的混合式处理器设计。
示例性芯片上***集成电路
图12-图13B图示根据本文中所述的各实施例的可以使用一个或多个IP核制造的示例性集成电路和相关联的图形处理器。除了所图示的内容之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、***接口控制器或通用处理器核。
图12是图示根据实施例的可使用一个或多个IP核来制造的示例性芯片上***集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可附加地包括图像处理器1215和/或视频处理器1220，其中的任一个都可以是来自相同设计设施或多个不同的设计设施的模块化IP核。集成电路1200包括***或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。此外，集成电路可包括显示设备1245，该显示设备1245耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示接口1255中的一个或多个。可以由闪存子***1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以获得对SDRAM或SRAM存储器设备的访问。一些集成电路附加地包括嵌入式安全引擎1270。
图13A-图13B是图示根据本文中所描述的实施例的用于在SoC内使用的示例性图形处理器的框图。图13A图示根据实施例的可以使用一个或多个IP核制造的芯片上***集成电路的示例性图形处理器1310。图13B图示根据实施例的可以使用一个或多个IP核制造的芯片上***集成电路的附加示例性图形处理器1340。图13A的图形处理器1310是低功率图形处理器核的示例。图13B的图形处理器1340是较高性能图形处理器核的示例。图形处理器1310、1340中的每一个都可以是图12的图形处理器1210的变体。
如图13A中所示，图形处理器1310包括顶点处理器1305以及一个或多个片段处理器1315A-1315N(例如，1315A、1315B、1315C、1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理级，并生成基元数据和顶点数据。(多个)片段处理器1315A-1315N使用由顶点处理器1305生成的基元数据和顶点数据来产生被显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A-1315N被优化以执行如在OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与如在Direct 3D API中提供的像素着色器程序类似的操作。
图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、(多个)高速缓存1325A-1325B以及(多个)电路互连1330A-1330B。这一个或多个MMU 1320A-1320B为图形处理器1310(包括为顶点处理器1305和/或(多个)片段处理器1315A-1315N)提供虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点数据或图像/纹理数据之外，该虚拟到物理地址映射还可以引用存储在存储器中的顶点数据或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A-1320B可以与***内的其他MMU同步，使得每个处理器1205-1220可以参与共享或统一的虚拟存储器***，***内的其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核对接。
如图13B中所示，图形处理器1340包括图13A的图形处理器1310的一个或多个MMU1320A-1320B、高速缓存1325A-1325B、以及电路互连1330A-1330B。图形处理器1340包括一个或多个着色器核1355A-1355N(例如，1355A、1355B、1355C、1355D、1355E、1355F，一直到1355N-1和1355N)，这一个或多个着色器核提供统一着色器核架构，在该统一着色器核架构中，单个核或类型或核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可以因实施例和实现方式而异。另外，图形处理器1340包括核间任务管理器1345，该核间任务管理器1345充当用于将执行线程分派给一个或多个着色器核1355A-1355N的线程分派器和用于加速对基于片的渲染的分片操作的分片单元1358，在基于片的渲染中，针对场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。
机器学习概述
机器学习算法是可以基于一组数据来学习的算法。机器学习算法的实施例可以被设计成对数据集内的高阶抽象进行建模。例如，图像识别算法可以用于确定给定的输入属于若干种类别中的哪一种；回归算法可以在给定输入的情况下输出数值；并且模式识别算法可以用于生成翻译文本或执行文本至语音和/或语音识别。
一种示例类型的机器学习算法是神经网络。存在许多类型的神经网络；一种简单类型的神经网络是前馈网络。可将前馈网络实现为无环图，其中节点布置在层中。通常，前馈网络拓扑包括输入层和输出层，输入层和输出层通过至少一个隐藏层分开。隐藏层将由输入层接收到的输入变换为对在输出层中生成输出有用的表示。网络节点经由边缘全连接至相邻层中的节点，但每个层内的节点之间不存在边缘。在前馈网络的输入层的节点处接收的数据经由激活函数被传播(即，“前馈”)至输出层的节点，所述激活函数基于系数(“权重”)来计算网络中的每个连续层的节点的状态，所述系数分别与连接这些层的边缘中的每一个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以采用各种形式。
在可以使用机器学习算法来对具体问题进行建模之前，使用训练数据集来训练所述算法。训练神经网络涉及：选择网络拓扑；使用表示被网络建模的问题的一组训练数据；以及调节权重，直到网络模型针对训练数据集的所有实例表现为具有最小误差。例如，在用于神经网络的有监督学习训练过程期间，将由网络响应于表示训练数据集中的实例的输入所产生的输出与所述实例的“正确”的已标记输出相比较；计算表示所述输出与已标记输出之间的差异的误差信号；以及当将误差信号向后传播穿过网络的层时，调节与所述连接相关联的权重以最小化所述误差。当从训练数据集的实例中生成的每个输出的误差被最小化时，网络被视为“已经过训练”。
机器学习算法的准确度会受到用于训练所述算法的数据集的质量的很大影响。训练过程可以是计算密集型的，并且在常规通用处理器上可能需要大量的时间。因此，使用并行处理硬件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调节神经网络中的系数时执行的计算本身自然地适于并行实现方式。具体地，许多机器学习算法和软件应用已被适配成在通用图形处理装置内使用并行处理硬件。
图14是机器学习软件堆叠1400的广义图。机器学习应用1402可以被配置成使用训练数据集来训练神经网络或使用已训练的深度神经网络来实现机器智能。机器学习应用1402可以包括神经网络和/或专用软件的训练和推断功能，所述功能可以用于在部署之前训练神经网络。机器学习应用1402可以实现任何类型的机器智能，包括但不限于：图像识别、映射和定位、自主导航、语音合成、医学成像或语言翻译。
可以经由机器学习框架1404来实现针对机器学习应用1402的硬件加速。机器学习框架1404可以提供机器学习基元(primitive)库。机器学习基元是机器学习算法通常执行的基本操作。在没有机器学习框架1404的情况下，将需要机器学习算法的开发者创建和优化与机器学习算法相关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化所述计算逻辑。相反，机器学习应用可以被配置成使用由机器学习框架1404提供的基元来执行必要的计算。示例性基元包括张量卷积、激活函数和池化，它们是在训练卷积神经网络(CNN)时执行的计算操作。机器学习框架1404还可以提供基元以用于实现由许多机器学习算法执行的基本线性代数子程序，诸如矩阵和向量运算。
机器学习框架1404可以处理从机器学习应用1402接收的输入数据，并生成至计算框架1406的适当输入。计算框架1406可以使提供给GPGPU驱动器1408的底层指令抽象化，以使得机器学习框架1404能够经由GPGPU硬件1410来利用硬件加速而无需机器学习框架1404非常熟悉GPGPU硬件1410的架构。另外，计算框架1406可以跨越多种类型和各代GPGPU硬件1410来实现针对机器学习框架1404的硬件加速。
机器学习神经网络实现方式
由本文描述的实施例提供的计算架构可以被配置成执行特别适合于训练和部署用于机器学习的神经网络的这些类型的并行处理。可以将神经网络一般化为具有图关系的函数的网络。如本领域中众所周知的，存在机器学习中所使用的多种类型的神经网络实现方式。一种示例性类型的神经网络是如先前描述的前馈网络。
第二种示例性类型的神经网络是卷积神经网络(CNN)。CNN是用于处理具有已知的、网格状拓扑的数据(诸如，图像数据)的专用前馈神经网络。因此，CNN通常用于计算机视觉和图像识别应用，但它们也可用于其他类型的模式识别，诸如语音和语言处理。CNN输入层中的节点被组织为一组“过滤器”(受视网膜中发现的感受野启发的特征检测器)，并且每一组过滤器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学运算应用于每个过滤器以产生所述过滤器的输出。卷积是由两个函数执行以产生第三个函数的一种专门的数学运算，所述第三个函数是两个原始函数中的一个的修改版本。在卷积网络术语中，关于卷积的第一个函数可以被称为输入，而第二个函数可以被称为卷积核。输出可被称为特征图。例如，至卷积层的输入可以是多维数据数组，其定义输入图像的各种颜色分量。卷积核可以是多维参数数组，其中通过针对神经网络的训练过程来适配所述参数。
循环神经网络(RNN)是一类前馈神经网络，其包括层之间的反馈连接。RNN使得能够通过跨神经网络的不同部分共享参数数据来对序列数据进行建模。RNN的架构包括循环。这些循环表示变量的当前值在未来的时间对其自身值的影响，因为来自RNN的输出数据的至少一部分被用作反馈以用于处理序列中的后续输入。由于语言数据可被组成的可变本质，这个特征使RNN变得对语言处理特别有用。
下文描述的图呈现了示例性前馈、CNN和RNN网络，以及描述了用于分别训练和部署那些类型的网络中的每一种的通用过程。将理解，这些描述就本文描述的任何特定实施例而论是示例性且非限制性的，并且一般说来可以通常将所图示的概念应用于深度神经网络和机器学习技术。
上文描述的示例性神经网络可以用于执行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。更具深度的神经网络通常训练起来更具计算密集性。然而，网络的附加隐藏层实现了多步模式识别，所述多步模式识别相对于浅层机器学习技术导致减少的输出误差。
深度学习中使用的深度神经网络通常包括前端网络以用于执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供给所述模型的特征表示来执行操作(例如，目标分类、语音识别等)。深度学习使得能够执行机器学习，而无需针对所述模型执行手工特征工程。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特征可以提供给数学模型，所述数学模型可以将所检测的特征映射至输出。由网络使用的数学模型通常专用于待执行的特定任务，并且不同的模型将用于执行不同的任务。
一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成执行特定任务。学习模型描述如何在模型内调节权重以减少网络的输出误差。反向传播误差是一种用于训练神经网络的常用方法。向网络呈现输入向量以供处理。使用损失函数将网络的输出与期望的输出相比较，并且为输出层中的每个神经元计算误差值。然后，向后传播这些误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的相关联误差值。然后，网络可以使用算法(诸如，随机梯度下降算法)从那些误差中学习，以更新神经网络的权重。
图15A-15B图示示例性卷积神经网络。图15A图示CNN内的各个层。如图15A中所示，用于对图像处理进行建模的示例性CNN可以接收输入1502，所述输入描述输入图像的红、绿和蓝(RGB)分量。输入1502可以由多个卷积层(例如，第一卷积层1504、第二卷积层1506)处理。可选地，来自所述多个卷积层的输出可由一组全连接层1508处理。全连接层中的神经元具有至前一层中的所有激活的完全连接，如先前针对前馈网络所描述的。来自全连接层1508的输出可以用于从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层1508内的激活。并非所有的CNN实现方式都使用全连接层1508。例如，在一些实现方式中，第二卷积层1506可以生成CNN的输出。
卷积层被稀疏地连接，这不同于全连接层1508中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元相互作用。然而，卷积层被稀疏地连接，这是因为感受野的卷积的输出(而非感受野中的每个节点的相应状态值)被输入至后续层的节点，如所图示。与卷积层相关联的核执行卷积运算，所述卷积运算的输出被发送至下一层。在卷积层内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。
图15B图示在CNN的卷积层内的示例性计算级。可以在卷积层1514的三个级中处理至CNN的卷积层的输入1512。这三个级可以包括卷积级1516、检测器级1518和池化级1520。然后，卷积层1514可以将数据输出至连续的卷积层。网络的最后一个卷积层可以生成输出特征图数据或提供至全连接层的输入，例如以生成至CNN的输入的分类值。
卷积级1516并行执行若干个卷积，以产生一组线性激活。卷积级1516可以包括仿射变换，所述仿射变换是可以被指定为线性变换外加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。卷积级计算连接至输入中特定区域的函数(例如，神经元)的输出，所述特定区域可以被确定为与神经元相关联的本地区域。神经元计算神经元的权重与本地输入(神经元连接至所述本地输入)中的区域之间的点积。来自卷积级1516的输出定义由卷积层1514的连续级处理的一组线性激活。
线性激活可以由检测器级1518处理。在检测器级1518中，每个线性激活由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受野。可使用若干种类型的非线性激活函数。一个具体的类型是修正线性单元(ReLU)，其使用被定义为f(x)＝max(0,x)的激活函数，使得激活被阈值化为零。
池化级1520使用池化函数，所述池化函数用附近输出的概括统计数值来代替第二卷积层1506的输出。池化函数可以用于将平移不变性引入到神经网络中，使得至输入的轻微平移不改变池化输出。本地平移的不变性在输入数据的特征的存在性比特征的精确位置更加重要的情况下可以是有用的。可以在池化级1520期间使用各种类型的池化函数，包括最大池化、平均池化和L2范数池化。另外，一些CNN实现方式不包括池化级。相反，这样的实现方式代用附加的卷积级，所述附加的卷积级相对于先前的卷积级具有增大的步幅。
然后，来自卷积层1514的输出可以由下一层1522处理。下一层1522可以是附加的卷积层或是全连接层1508中的一者。例如，图15A的第一卷积层1504可以输出至第二卷积层1506，而第二卷积层可以输出至全连接层1508中的第一层。
图16图示了示例性循环神经网络。在循环神经网络(RNN)中，网络的先前状态影响网络的当前状态的输出。可以使用各种各样的函数以各种各样的方式来建立RNN。RNN的使用通常围绕使用数学模型以基于先前的输入序列来预测未来。例如，RNN可用于执行统计语言建模以在给定先前的字序列的情况下预测即将来临的字。可以将所图示的RNN 1600描述为具有以下各项：输入层1602，其接收输入向量；隐藏层1604，用于实现循环函数；反馈机制1605，用于实现先前状态的‘记忆’；以及输出层1606，用于输出结果。RNN 1600基于时间步长来操作。经由反馈机制1605基于先前的时间步长来影响RNN在给定的时间步长的状态。针对给定的时间步长，由先前状态和在当前时间步长的输入来定义隐藏层1604的状态。在第一时间步长的初始输入(x1)可以由隐藏层1604处理。第二输入(x2)可以由隐藏层1604使用在处理初始输入(x1)期间所确定的状态信息来处理。可以将给定的状态计算为st＝f(Uxt+Ws(t-1))，其中，U和W是参数矩阵。函数f通常为非线性，诸如双曲正切函数(Tanh)或修正函数f(x)＝max(0，x)的变体。然而，隐藏层1604中使用的特定数学函数可以取决于RNN 1600的特定实现方式细节而变化。
除所描述的基本CNN和RNN网络之外，还可实现那些网络的变体。一个示例RNN变体是长短期记忆(LSTM)RNN。LSTM RNN能够学习对于处理更长的语言序列来说可能有必要的长期依赖。CNN的变体是卷积深度信念网络，所述卷积深度信念网络具有类似于CNN的结构并且以类似于深度信念网络的方式受训练。深度信念网络(DBN)是由随机性(随机)变量的多个层组成的生成式神经网络。可以使用贪婪式无监督学习来逐层训练DBN。然后，DBN的学习权重可以用于通过确定用于神经网络的一组最佳初始权重来提供预训练的神经网络。
图17图示深度神经网络的训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集1702来训练神经网络。已开发出各种训练框架以用于实现对训练过程的硬件加速。例如，图14的机器学习框架1404可被配置为训练框架1704。训练框架1704可以跟未训练的神经网络1706挂钩，并且使得能够使用本文描述的并行处理资源来训练未训练的神经网以生成已训练的神经网络1708。为了开始训练过程，可随机地或通过使用深度信念网络进行预训练来选择初始权重。然后，以有监督或无监督的方式来执行训练循环。
有监督学习是一种学习方法，其中将训练作为仲裁操作来执行，诸如当训练数据集1702包括输入(其与所述输入的期望输出成对)时，或在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分级的情况下。网络处理输入，并且将所得输出与一组预期或期望的输出相比较。然后，通过***反向传播误差。训练框架1704可以调节控制未训练的神经网络1706的权重。训练框架1704可以提供工具以用于监测未训练的神经网络1706在多大程度上收敛于适合基于已知的输入数据生成正确的答案的模型。当调节网络的权重以改善由神经网络生成的输出时，反复地出现训练过程。训练过程可以继续，直到神经网络达到与已训练的神经网络1708相关联的统计上期望的准确度。然后，可以部署已训练的神经网络1708以实现任何数量的机器学习操作以基于新数据1712的输入生成推断结果1714。
无监督学习是一种学习方法，其中网络试图使用未标记数据来训练其自身。因此，针对无监督学习，训练数据集1702将包括输入数据而无任何关联的输出数据。未训练的神经网络1706可以学习未标记输入内的分组，并且可以确定个别输入如何与整体数据集相关。无监督训练可以用于生成自组织图，所述自组织映射是能够执行在数据降维中有用的操作的一种类型的已训练神经网络1708。无监督训练还可以用于执行异常检测，所述异常检测允许识别输入数据集中偏离数据正常模式的数据点。
还可采用有监督和无监督训练的变体。半监督学习是一项技术，其中训练数据集1702包括相同分布的已标记数据和未标记数据的混合。渐进式学习是有监督学习的变体，其中连续地使用输入数据以用于进一步训练模型。渐进式学习使得已训练的神经网络1708能够适配于新数据1712，而不忘记在初始训练期间根植在网络内的知识。
不管是有监督还是无监督，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来加速训练过程。
图18是图示分布式学习的框图。分布式学习是训练模型，其使用多个分布式计算节点来执行神经网络的有监督或无监督训练。所述分布式计算节点可以各自包括一个或多个主机处理器以及通用处理节点中的一者或多者。如所图示，分布式学习可以涉及模型并行性1802、数据并行性1804或模型和数据并行性1804的组合。
在模型并行性1802中，分布式***中的不同计算节点可以针对单个网络的不同部分执行训练计算。例如，可以由分布式***的不同处理节点来训练神经网络的每个层。模型并行性的益处包括能够缩放到特别大的模型。***与神经网络的不同层相关联的计算使得能够训练超大神经网络，其中所有层的权重将不纳入(fit into)单个计算节点的记忆中。在一些实例中，模型并行性在执行大型神经网络的无监督训练中可以是特别有用的。
在数据并行性1804中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后，组合来自不同节点的结果。虽然用于数据并行性的不同方法是有可能的，但是数据并行训练方法都需要一项组合结果并使每个节点之间的模型参数同步的技术。用于组合数据的示例性方法包括参数求平均和基于更新的数据并行性。参数求平均对训练数据的子集训练每个节点，并且将全局参数(例如，权重、偏差)设定为来自每个节点的参数的平均值。参数求平均使用保持参数数据的中心参数服务器。基于更新的数据并行性类似于参数求平均，例外在于，传递对模型的更新而非将来自节点的参数传递到参数服务器。另外，可以以分散的方式执行基于更新的数据并行性，其中更新被压缩并且在节点之间传递。
例如，可以在分布式***中实现经组合的模型和数据并行性1806，在所述分布式***中，每个计算节点包括多个GPU。每个节点可以具有模型的完整实例，其中每个节点内的单独GPU用于训练模型的不同部分。
分布式训练相对于单个机器上的训练具有增加的开销。然而，本文描述的并行处理器和GPGPU可以各自实现各项技术以用于减少分布式训练的开销，包括用于实现高带宽GPU-GPU数据传递和加速的远程数据同步的技术。
示例性机器学习应用
可以应用机器学习以解决多项技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域之一。计算机视觉的应用范围为从重现人类视觉能力(诸如，识别人脸)到创建新类别的视觉能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中所诱导的振动来识别声波。并行处理器加速的机器学习使得能够使用明显大于先前可行的训练数据集的训练数据集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断用***。
并行处理器加速的机器学***台中。
并行处理器加速的深度神经网络已实现用于自动语音识别(ASR)的机器学习方法。ASR包括创建在给定的输入声序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速的机器学习已实现代替先前用于ASR的隐马尔可夫模型(HMM)和高斯混合模型(GMM)。
并行处理器加速的机器学习还可以用于加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于误差的或不熟悉的输入具有鲁棒性的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。
可以将用于机器学***台划分为训练平台和部署平台。训练平台通常高度并行，并且包括优化以用于加速多GPU单节点训练和多节点多GPU训练，而部署的机器学***台通常包括适合于用在诸如相机、自主机器人和自主车辆的产品中的低功率并行处理器。
退化复原网络(DRN)
在大多数传统的图像复原方法中，单图像超分辨(SISR)和图像去噪(DN)这两项子任务是分开学习的，因此导致在尝试将这两项任务结合在一起时出现困难。如以下进一步描述的，在各种实施例中，DRN一起(同时)学习SISR和DN，并且因此在对噪声图像的超分辨方面具有显著优势。
在一些实施例中，用于对噪声图像(例如，具有未知退化(包括但不限于传感器噪声和/或JPEG压缩)的LR图像)进行超分辨的改进方法涉及将估计噪声图输入到DRN的超分辨(SR)卷积神经网络(CNN)子网络(其在本文中也可以简称为SR子网络或条件SR子网络)中。估计噪声图可以由噪声估计器(NE)CNN子网络(其在本文中也可以简称为NE子网络)生成，并且可以由SR子网络用作在推断处理期间调整中间图像特征的指导，从而增强SR网络处理噪声图像的能力。
在一些实施例中，条件SR子网络由多个堆叠且密集连接的条件残差密集块(CRDB)组成。CRDB可以通过将噪声控制层(NCL)添加到传统的残差密集块(RDB)来形成。在一些实施例中，NCL通过向与噪声输入图像相关联的中间特征图的特征值施加(i)比例因子和(ii)从作为DRN的NE子网络接收到的估计噪声图得出的偏移因子来调整所述特征值。
在一些实施例中，在DRN的训练期间，引入快速噪声移位以快速微调DRN来去除真实噪声。在一个实施例中，将在推断处理期间由一个或多个噪声移位(NS)卷积神经网络(CNN)子网络(其在本文中也可以单独简称为NS子网络)输出的加性噪声图与估计噪声图组合，以帮助DRN处理如以下进一步描述的各种各样的噪声模式。
实施例可以用在各种上下文中。这种上下文的非限制性示例包括在数据处理***上运行的图像或视频增强软件，或在数码相机、数码摄像机、同步定位与地图构建(SLAM)装置(例如，
RealSenseTM跟踪相机T265等)、和/或具有立体图像传感技术的数码相机(例如，
RealSenseTM深度相机D435i等)内的后处理流水线。
DRN推断
图19是图示根据实施例的退化复原网络(DRN)推断处理的流程图。在框1910处，DRN接收要对其估计高分辨率图像(z)的噪声图像{x,x∈X}。噪声图像可以是合成图像(例如，从HR图像直接下采样的LR图像)、真实世界的LR图像(由传感器捕获的来自真实世界的对象的LR图像))或其组合。
在框1920处，估计噪声图像中包含的噪声(o1)。在一个实施例中，所述噪声是由DRN的NE子网络估计的。因此，估计的噪声通常可以表示为o1＝NE(x)。以下参考图21进一步描述了示例性NE子网络。
在决策框1930处，就是否要执行噪声移位做出判定。在一个实施例中，该判定基于是正在执行盲去噪还是非盲去噪。例如，当正在执行盲去噪时，可能需要使DRN的NS子网络自动输出要与估计噪声图进行组合的加性噪声图。如果要执行噪声移位，则推断处理分支到框1940。可替代地，当正在执行非盲去噪时，可能需要将NS子网络的输出固定为恒定值。如果不执行噪声移位，则推断处理继续到框1950。
在框1940处，已经确定使用噪声移位。因此，由NS子网络对估计的噪声进行移位。在一个实施例中，移位噪声通常可以表示为o2＝NS(x)*n+o1，其中，n～N(0，75)。以下参考图22B进一步描述了示例性NS子网络。
在框1950处，已经确定不使用噪声移位。因此，估计的噪声被移位恒定的偏移量，并且移位噪声通常可以表示为o2＝n+o1，其中，n～N(0，偏移量)。
在框1960处，预测HR图像(z)。在一个实施例中，HR图像是由DRN的SR子网络预测的。通常，在本示例的上下文中，DRN的输出可以建模为z＝SR(x,o2)。以下参考图21和图22A进一步描述了示例性SR子网络。
DRN模型
图20A是图示根据实施例的条件残差密集块(CRDB)2000的框图。在本示例的上下文中，CRDB 2000堆叠了传统的残差密集块(RDB)2010(由密集连接的卷积层2004a-c和2006表示)和噪声控制层(NCL)2008。
图20B是图示根据实施例的CRDB的噪声控制层(NCL)2020的框图。NCL 2020是图20A的NCL 2008的一种潜在网络结构表示。在本示例的上下文中，NCL 2020接收估计噪声图(例如，噪声2021)作为条件因子，并如下按照等式1.1对图20A的RDB 2010的输出进行变换：
xi＝xi-1*sigmoid(F1(噪声))+F2(噪声) 等式1.1
在本示例的上下文中，框2024表示等式1.1中的F1(其在本文中可以称为比例因子或比例参数)，并且框2028表示所述等式中的F2(其在本文中可以称为偏移因子或偏移参数)。在一个实施例中，框2024和框2028是通过堆叠n个CNN层来实施的，并且框2024由sigmoid函数2026激活以将比例因子映射到[0，1](即，0到1之间的值，包括两端值)。
如以下进一步解释的，可以通过噪声移位进一步手动或自动调整估计噪声图(例如，噪声2021)以促进去除未知退化。
图21是图示根据实施例的退化复原网络(DRN)2100的框图。在本示例的上下文中，DRN 2100包括超分辨(SR)子网络2110和噪声估计器(NE)子网络2120。通常，DRN 2110的输出可以以等式1.2-1.3的形式建模如下：
z＝FSR(噪声，y) 等式1.2
噪声＝FNE(y) 等式1.3
在等式1.2—1.3中，z表示干净的放大样本(例如，输出图像2151)，FSR表示SR子网络2110，FNE表示NE子网络2120，y表示噪声样本(例如，输入图像2101)，并且噪声表示对噪声样本中噪声的估计，例如，所述估计采用噪声水平图2130的形式。
根据一个实施例，NE子网络210接收噪声样本(y)(例如，输入图像2101)作为输入，并且估计它们的噪声水平图2130(噪声)作为输出。NE子网络210堆叠m个CNN层。例如，NE子网络210可以包括交替的卷积层和Leaky修正线性单元(LReLU)层，如图21所展示的。就其本身而言，SR子网络2110将噪声样本(y)(例如，输入图像2101)和估计噪声2130两者均用作输入以生成干净的放大样本(z)(例如，输出图像2151)。
在一个实施例中，估计噪声2130提供经由在一个或多个级联块(CB)2111a-d中的每一个内级联的多个密集连接的CRDB 2112a-c来调整SR子网络2110的能力。在一个实施例中，估计噪声2130表示输入图像2101中要去除的噪声的强度。例如，噪声图的每个值是指输入图像2101(例如，LR图像)的对应像素。所述值越高，网络(例如，CRDB 2112a-c内的NCL层2008)去除的噪声就越多。如果所述值过高，则网络还将去除文本像素，从而导致“过度平滑”的输出图像2151(例如，HR图像)。相反，如果所述值过低，则网络将会留下文本像素以及图像中包含的噪声，从而导致带噪声的输出。如此，更强的噪声意味着更平滑的输出。因此，在一个实施例中，如以下参考图22A进一步描述的，采用微调方法(其可以称为快速噪声移位)。
虽然在本示例的上下文中示出了三个CRDB 2112a-c，但是基于各种性能折衷，可以在CB 211a-d内实施更多或更少的CRDB 2112。类似地，虽然在本示例的上下文中示出了四个CB 2111a-d，但是可以在SR子网络2110内实施更多或更少的CB 2111。为了提供一种简单的方式来评估在为特定实施方式选择适当数量的CB 2111和/或CRDB 2111时所考虑的示例性折衷，假设(x)表示CB 221的总数量，并且(y)表示每个CB 2111内的CRDB 2111的数量。然后，可以关于特定设计目标来评估z＝x*y(总块数)的影响。随着z的增加，SR子网络2110的总参数增加，这使网络具有更强的能力来预测更准确的干净图像，但这也使得网络更难收敛(更难训练)。此外，z的增加也增加了推断时间。
在本示例的上下文中，放大块2140堆叠四个CNN层，例如，交替的卷积层和像素移位层(PS×2)，这也称为深度-空间层。
图22A是图示根据实施例的利用噪声移位对退化复原网络(DRN)2200进行微调的框图。在本示例的上下文中，输入图像2201、输出图像2251、CB 2211a-n和NE 2220(表示NE子网络)如以上参考图21所描述的。
在一个实施例中，微调方法(其在本文中可以称为噪声移位或快速噪声移位)可以以等式1.4的形式建模如下：
噪声移位＝λ0·噪声+β 等式1.4a
在等式1.4a中，噪声移位表示移位噪声图，所述移位噪声图是向原始噪声图(例如，NE 2220的输出)添加了移位噪声(例如，NS 2230a-n的输出)的结果，λ0表示可以施加于移位噪声图以平衡移位噪声图的贡献的加权常数，噪声表示对噪声样本中噪声的估计(例如，如由NE 2220估计的)，并且β表示加性噪声图。
在一个实施例中，噪声移位是在如以下参考图24所描述的第二训练阶段期间由多个NS子网络2230a-n中的每一个先前独立学习的值。在这种实施例中，多个NS子网络2230a-n中的每一个基于所学习的噪声移位来求解等式1.4a并输出要与噪声的适当加权因子进行组合的对应加性噪声图(例如，β，β′，β″，和β″″)。如上所提及的，在一个实施例中，β也可以通过将β设置为正态分布噪声(例如，N(0，σ))来手动生成，在这种情况下，等式1.4a可以以等式1.4b的形式表示如下：
噪声移位＝λ0·噪声+FNS(y)·N(0，σ最大值) 等式1.4b
在等式1.4b中，FNS表示单独的NS子网络2230a-n，并且y表示噪声样本(例如，输入图像2201)。
如上所指出的，在一个实施例中，将在推断处理期间由NS子网络2230a-n输出的加性噪声图与由NE子网络2220输出的估计噪声图组合，以帮助DRN 2200处理各种各样的噪声模式。例如，并非SR子网络2210简单地依赖全局正态分布噪声图，而是NS子网络2230a-n可以向SR子网络2210提供输入，所述输入强调噪声图的某一部分(例如，输入图像2201中的高噪声区域)和/或淡化噪声图的另一部分(例如，输入图像2201中的低噪声区域)。这例如在真实图像中包含不同的噪声强度时(诸如当图像的较暗部分的噪声高于较亮部分的噪声时)是有帮助的。
图22B是图示根据实施例的噪声移位(NS)子网络2260的框图。在一个实施例中，NS子网络2260通过堆叠n个CNN层来实施。例如，六个交替堆叠的卷积层和LReLU层，其中，最后一层由sigmoid函数2065激活以将输出映射到[0，1](即，0到1之间的值，包括两端值)。
DRN训练
图23是图示根据实施例的退化复原网络(DRN)训练处理的第一阶段的流程图。如上所指出的，在大多数传统的图像复原方法中，图像超分辨和图像去噪是分开学习的。在这种先前的方法中，当事后尝试将这两项任务结合起来时会出现困难。在一些实施例中，DRN的训练分两个阶段或时期进行。在本示例的上下文中，在第一训练阶段期间，通过优化第一损失函数(参见例如以下等式2.1)，NE子网络学习估计噪声图(o)并且SR子网络学习估计超分辨后的干净图像(z)。以这种方式，DRN在第一训练阶段期间同时学习SISR和DN，从而为DRN提供与对噪声图像的超分辨相关的显著优势。
在框2310处，DRN基于从包含干净HR图像样本的训练数据集2311检索到的图像(z)来创建LR噪声图像(ILR)。例如，首先对检索到的干净HR图像进行下采样以创建对应的LR图像。可以通过合成加性高斯白噪声(AWGN)来生成随机噪声(o)。然后将随机噪声添加到LR图像以创建LR噪声图像。在一些实施例中，将新创建的LR噪声图像(ILR)保存到训练数据集2311或另一训练数据集，以用于如以下参考图24进一步描述的第二训练阶段。在一个实施例中，对随机噪声的检索、下采样和添加过程可以表示如下：
IHR＝z,{z,zi∈Z}。
ILR＝BicubicResize(z)+o
o＝AWGN(σ)，σ＝randn(0,75)
本领域技术人员将理解，干净的HR图像样本可以包括合成图像、真实世界图像和/或这两者的组合，并且可以包括自然场景和具有不同频带细节的挑战性城市场景。存在许多公开可用的训练数据集和广泛使用的基准数据集，包括但不限于在以下文献中提及的数据集：
·M.Bevilacqua、A.Roumy、C.Guillemot和M.L.Alberi-Morel。Low-complexitysingle-image super-resolution based on nonnegative neighbor embedding[基于非负邻域嵌入的低复杂度单图像超分辨]。BMVC，2012年。(“Set5”)
·R.Zeyde、M.Elad和M.Protter的“On single image scale-up using sparse-representations[关于使用稀疏表示的单图像放大]”。Curves and Surfaces，第711-730页，2010年。(“Set14”)
·J.-B.Huang、A.Singh和N.Ahuja。Single image super-resolution fromtransformed self-exemplars[利用变换自相似做单图像超分辨]。CVPR，第5197-5206页，2015年。(“Urban100”)
·D.Martin、C.Fowlkes、D.Tal和J.Malik。A database of human segmentednatural images and its application to evaluating segmentation algorithms andmeasuring ecological statistics[人类分割自然图像的数据库及其在评估分割算法和测量生态统计数据方面的应用]。CVPR，第416-423页，2001年。(“BSD100”)
如将理解的，框2420、2430、2440和2460参考相同的优化函数在相同的训练数据上有效地一起训练NE子网络和SR子网络。
在框2320处，NE子网络估计LR噪声图像中包含的噪声(o')，所述噪声可以表示为：
o'＝NE(ILR)
在框2330处，SR子网络基于估计的噪声(o')和LR噪声图像(ILR)来估计超分辨图像(z')，所述超分辨图像可以表示为：
z'＝SR(ILR,o')
在框2340处，计算目标函数(例如，要最小化的第一损失函数)。在一个实施例中，目标函数以等式2.2的形式表示如下：
L＝mean(z-z')+λ1*mean(|o-o'|2)+λ2*Tv(o')等式2.1
在等式2.1中，第一项是真实数据(ground truth)(z)与输出图像(z')之间的损失，表示所生成图像的保真度，第二项是噪声的损失，表示噪声提取的准确度，并且最后一项约束噪声图的总变差(Tv)，表示噪声图的平滑度。在一个实施例中并在以下提供的基准中，λ1设置为10，并且λ2设置为1e-5。
在框2350处，执行优化处理以更新权重和偏差(即，NE子网络和SR子网络的内部参数(p)，其中，p∈NE∪SR)，从而减小误差。在一个实施例中，所采用的优化算法是Adam优化算法，其是对随机梯度下降的扩展。然而，值得注意的是，本文描述的优化处理不限于任何特定的优化算法。
在决策框2360处，就优化函数(例如，等式2.1的损失函数)是否已经达到最小值做出判定。若是，则NE子网络和SR子网络的训练完成；否则，通过循环回到框2310继续进行训练处理的第一阶段。
图24是图示根据实施例的退化复原网络(DRN)训练处理的第二阶段的流程图。在本示例的上下文中，在第二训练阶段期间，NE子网络和SR子网络的训练状态被冻结，并且多个NS子网络被添加到DRN以学习每个CB块(例如，图22A的CB 2211a-n)的噪声移位。在一个实施例中，NS的可训练参数的数量相对较少并且可以非常快速地学习，因此这个过程在本文中可以称为快速噪声移位。对于真实噪声图像数据集，无法通过简单地减去标签样本和噪声样本来获得噪声图。例如，标签图像通常是由多个噪声图像合成的，导致标签样本中留有非理想像素。因此，在一个实施例中，NS子网络通过最小化第二损失函数来进行训练，所述第二损失函数的示例在以下等式2.2中表示。
在框2410处，DRN检索图像对，例如，训练数据集2411{(IHR,ILR),IHR∈Z干净,ILR∈Z噪声}中的干净HR图像(IHR)和对应的LR噪声图像(ILR)。训练数据集2411可以是与第一训练阶段期间使用的训练数据集相同或不同的训练数据集；并且如上所指出的，所述训练数据集在第一训练阶段期间可能已经至少部分地被创建(例如，对应的LR噪声图像(ILR∈Z噪声))或更新。
在框2420处，NE子网络估计LR噪声图像(ILR)中包含的噪声(o')，并且(多个)NS子网络估计噪声移位(其在本文中可以表示为噪声移位或NS(ILR))。在一个实施例中，这些估计可以表示如下：
o'＝NE(ILR)
o"＝o'+NS(ILR)
在框2430处，SR子网络基于移位噪声(o")和LR噪声图像(ILR)来估计超分辨图像(z')，所述移位噪声表示估计的噪声(o')与估计的噪声移位(NS(ILR))的组合，所述超分辨图像可以表示为：
z'＝SR(ILR,o")
在框2440处，计算目标函数(例如，要最小化的第二损失函数)。在一个实施例中，该目标函数以等式2.2的形式表示如下：
L＝mean(z-z')+λ*Tv(o")等式2.2
在等式2.2中，第一项是标签图像和所生成图像之间的保真度。第二项约束噪声移位的总方差(Tv)。在一个实施例中并在以下提供的基准中，λ根据经验设置为1e-5。
在框2450处，执行优化处理以更新权重和偏差(即，(多个)NS子网络的内部参数(p))，从而减小误差，其中，p∈NS)。在一个实施例中，所采用的优化算法是Adam优化算法。然而，值得注意的是，本文描述的优化处理不限于任何特定的优化算法。
在决策框2460处，就优化函数(例如，等式2.2的损失函数)是否已经达到最小值做出判定。若是，则(多个)NS子网络的训练完成；否则，通过循环回到框2410继续进行训练处理的第二阶段。
基准
为完整起见，首先分开呈现DRN对SISR任务和DN任务的执行，然后呈现DRN对组合的DN-SR任务的结果。以下讨论反映了在先前提及的众所周知的测试数据集(例如，Set5、Set14、Urban100和BSD100)上测试各种现有模型和DRN的结果。单独地或与其他模型结合起来测试的第三方模型包括以下内容：
·R.Keys(1981)。“Cubic convolution interpolation for digital imageprocessing[用于数字图像处理的三次卷积插值]”。IEEE Transactions on Acoustics,Speech,and Signal Processing，1981年12月，第29卷，第6期，第1153-1160页。(“Bicubic(双三次)”)
·C.Dong、C.C.Loy、K.He和X.Tang的“Image Super-Resolution Using DeepConvolutional Networks[使用深度卷积网络的图像超分辨]”，IEEE Trans.PatternAnal.Mach.Intell.，2016年2月，第38卷，第2期，第295-307页。(“SRCNN”)
·J.Kim、J.K.Lee和K.M.Lee的“Accurate Image Super-Resolution Using VeryDeep Convolutional Networks[使用更深度卷积网络的准确图像超分辨]”，CVPR，2016年。(“VDSR”)
·W.Lai、J.-B.Huang、N.Ahuja和M.-H.Yang的“Deep Laplacian PyramidNetworks for Fast and Accurate Super-Resolution[用于快速且准确的超分辨的深度拉普拉斯金字塔网络]”，CVPR，2017年。(“LapSRN”)
·Y.Zhang、Y.Tian、Y.Kong、B.Zhong和Y.Fu的“Residual Dense Network forImage Super-Resolution[用于图像超分辨的残差密集网络]”，CVPR，2018年。(“RDN”)
·N.Ahn、B.Kang和K.Sohn的“Fast,Accurate,and Lightweight Super-Resolution with Cascading Residual Network[利用级联残差网络的快速、准确且轻量的超分辨]”，ECCV，2018年。(“CARN”)
·Dabov,Kostadin；Foi,Alessandro；Katkovnik,Vladimir；Egiazarian,Karen(2007年7月16日)。“Image denoising by sparse 3D transform-domain collaborativefiltering(通过稀疏3D变换域协同过滤进行图像去噪)”。IEEE Transactions on ImageProcessing，第16卷，第8期，第2080-2095页。(“块匹配和3D过滤”或“BM3D”)
·K.Zhang、W.Zuo和L.Zhang的“FFDNet:Toward a Fast and Flexible Solutionfor CNN based Image Denoising[FFDNet：针对基于CNN的图像去噪的快速且灵活的解决方案]”，IEEE Transactions on Image Processing，2017年。(“FFDNet”)
·S.Guo、Z.Yan、K.Zhang、W.Zuo和L.Zhang的“Toward Convolutional BlindDenoising of Real Photographs[真实照片的卷积盲去噪]”，IEEE Transactions onImage Processing，2018年。(“CBDNet”)
·X.Wang、K.Yu、S.Wu、J.Gu、Y.Liu、C.Dong、Y.Qiao和C.Change Loy的“ESRGAN:Enhanced Super-Resolution Generative Adversarial Networks[ESRGAN：增强型超分辨生成对抗网络]”，ECCV，2018年。(“ESRGAN”)
·K.Zhang、W.Zuo和L.Zhang的“Learning a Single Convolutional Super-Resolution Network for Multiple Degradations[学习用于多种退化的单个卷积超分辨网络]”，CVPR，2018年。(“SRMD”)
图像超分辨基准
图25是表格2500，列出了用于由各种模型在众所周知的测试数据集上执行的图像超分辨的峰值信噪比(PSNR)和结构相似度指数(SSIM)度量。列2505标识模型。列2510提供了用于由每个模型在Set5上执行的图像超分辨的PSNR/SSIM度量。列2515提供了用于由每个模型在Set14上执行的图像超分辨的PSNR/SSIM度量。列2520提供了用于由每个模型在Urban100上执行的图像超分辨的PSNR/SSIM度量。列2525提供了用于由每个模型在BSD100上执行的图像超分辨的PSNR/SSIM度量。如可以看出，与这些最先进模型相比，DRN具有可比的性能。
DND基准
图26是表格2600，列出了用于由迄今为止前五名模型实现的达姆施塔特噪声数据集(DND)基准照片去噪测试结果的PSNR和SSIM度量。由于从噪声图像的下采样版本中去除噪声是一项更容易的任务，发明人将DRN应用于图像去噪任务，具体是通过以比例因子2对下采样噪声图像进行超分辨。
DND是用于真实照片去噪的在线基准，其中包含五十张大的噪声照片；然而，没有给出真实数据值。这些结果是从DND的在线提交***获得的，网址是https://noise.visinf.tu-darmstadt.de/benchmark/#results_srgb.
表2600仅列出了截至测试日期的排名前五位的DND提交。列2601标识排名。列2605标识模型。列2630提供每个模型的标准红绿蓝(sRGB)的PSNR。列2640提供每个模型的sRGB的SSIM。如可以看出，在提交时，在截至测试日期的所有二十九份提交中，DRN(×2)在PSNR方面排名第1且在SSIM方面排名第2。
噪声图像超分辨基准
出于由图27至图32所展示的测试结果的目的，发明人在测试数据集上合成了AWGN。为了公平比较，传统的SR网络(例如，VDSR)使用合成噪声图像进行了重新训练。对于DRN，不对合成噪声图像使用噪声移位(NS)。图27中提供了对从测试数据集创建的噪声图像执行图像超分辨的结果。图28至图32(以下进一步讨论的)图示视觉比较结果。
图27是表格2700，列出了用于由各种模型在添加有合成噪声的众所周知的测试数据集上执行的噪声图像超分辨的PSNR和SSIM度量。在表2007中，SNR的PSNR是在RGB通道上计算的。列2705标识模型或模型组合。列2706标识比例因子(例如，4)。列2707标识添加到测试数据集的图像的AWGN。列2710提供了用于由每个模型在Set5上执行的噪声图像超分辨的PSNR/SSIM度量。列2715提供了用于由每个模型在Set14上执行的噪声图像超分辨的PSNR/SSIM度量。列2720提供了用于由每个模型在Urban100上执行的噪声图像超分辨的PSNR/SSIM度量。列2725提供了用于由每个模型在BSD100上执行的噪声图像超分辨的PSNR/SSIM度量。如可以看出，除Set14以外，DRN在每个测试数据集上都具有最佳性能。
噪声图像超分辨视觉比较
图28至图32图示DRN在对真实噪声照片进行超分辨方面的有效性。图28至图32图示真实世界照片的4倍放大结果。由于缺乏真实噪声照片的“真实数据情况”，因此没有给出量化度量。
图28提供了根据实施例的各种模型(包括退化复原网络(DRN))对BSD100数据集的样本图像(即，图像ID 002)进行的噪声图像超分辨的结果的视觉比较。图像2800是来自BSD100数据集的真实HR测试图像(真实数据)。方框2810是图像2800的一部分，表示要被各种模型以因子4进行超分辨的原始输入HR图像。框2811a是原始HR图像2800的裁剪版本，表示方框2810内的部分。框2811b-h图示通过以下模型或模型组合对方框2810(来自图像2800的LR版本)进行超分辨的结果：
·框2811b-BM3D+Bicubic
·框2811c-FFDNet+CARN
·框2811d-DRN
·框2811e-CBDNet+ESRGAN
·框2811f-FFDNet+ESRGAN
·框2811g-SRMD
·框2811h-VDSR
图29提供了根据实施例的各种模型(包括退化复原网络(DRN))对BSD100数据集的另一样本图像(即，图像ID 007)进行的噪声图像超分辨的结果的视觉比较。图像2900是来自BSD100数据集的真实HR测试图像(真实数据)。方框2910是图像2900的一部分，表示要被各种模型以因子4进行超分辨的原始输入HR图像。框2911a是原始HR图像2900的裁剪版本，表示方框2910内的部分。框2911b-h图示通过以下模型或模型组合对方框2910(来自图像2900的LR版本)进行超分辨的结果：
·框2911b-BM3D+Bicubic
·框2911c-FFDNet+CARN
·框2911d-DRN
·框2911e-CBDNet+ESRGAN
·框2911f-FFDNet+ESRGAN
·框2911g-SRMD
·框2911h-VDSR
图30提供了根据实施例的各种模型(包括退化复原网络(DRN))对BSD100数据集的另一样本图像(即，图像ID 011)进行的噪声图像超分辨的结果的视觉比较。图像3000是来自BSD100数据集的真实HR测试图像(真实数据)。方框3010是图像3000的一部分，表示要被各种模型以因子4进行超分辨的原始输入HR图像。框3011a是原始HR图像3000的裁剪版本，表示方框3010内的部分。框3011b-h图示通过以下模型或模型组合对方框3010(来自图像3000的LR版本)进行超分辨的结果：
·框3011b-BM3D+Bicubic
·框3011c-FFDNet+CARN
·框3011d-DRN
·框3011e-CBDNet+ESRGAN
·框3011f-FFDNet+ESRGAN
·框3011g-SRMD
·框3011h-VDSR
图31提供了根据实施例的各种模型(包括退化复原网络(DRN))对来自Set5数据集的样本图像(即，图像ID 003或“蝴蝶”)进行的噪声图像超分辨的结果的视觉比较。图像3100是来自Set5数据集的真实HR测试图像(真实数据)。方框3110是图像3100的一部分，表示要被各种模型以因子4进行超分辨的原始输入HR图像。框3111a是原始HR图像3100的裁剪版本，表示方框3110内的部分。框3111b-h图示通过以下模型或模型组合对方框3110(来自图像3100的LR版本)进行超分辨的结果：
·框3111b-BM3D+Bicubic
·框3111c-FFDNet+CARN
·框3111d-DRN
·框3111e-CBDNet+ESRGAN
·框3111f-FFDNet+ESRGAN
·框3111g-SRMD
·框3111h-VDSR
图32提供了根据实施例的各种模型(包括退化复原网络(DRN))对来自Urban100数据集的样本图像(即，图像ID 011)进行的噪声图像超分辨的结果的视觉比较。图像3200是来自Urban100数据集的真实HR测试图像。方框3210是图像3200的一部分，表示要被各种模型以因子4进行超分辨的原始输入HR图像。框3211a是原始HR图像3200的裁剪版本，表示方框3210内的部分。框3211b-h图示通过以下模型或模型组合对方框3210(来自图像3200的LR版本)进行超分辨的结果：
·框3211b-BM3D+Bicubic
·框3211c-FFDNet+CARN
·框3211d-DRN
·框3211e-CBDNet+ESRGAN
·框3211f-FFDNet+ESRGAN
·框3211g-SRMD
·框3211h-VDSR
如参考图28至图32可以理解的，去噪性能影响超分辨的质量。对于诸如FFDNet等非盲去噪方法，只有过度平滑的去噪LR图像(例如，图28、图29和图30)的质量是可以接受的，因此FFDNet需要仔细选择去噪水平以保留纹理细节。对于诸如CBDNet等盲去噪方法，其旨在保留图像的更多细节，但也未能去除通过超分辨被放大的一些噪声像素(参见例如图32)。相比之下，DRN(由NS微调以进行盲去噪和超分辨)的输出在去噪强度与图像细节之间找到了平衡，例如，如图31所反映的。
可以将各个实施例的部分提供为计算机程序产品，所述计算机程序产品可以包括具有存储在其上的计算机程序指令的计算机可读介质，所述计算机程序指令可以用于对计算机(或其他电子装置)进行编程以供一个或多个处理器执行从而执行根据某些实施例的过程。计算机可读介质可以包括但不限于磁盘、光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、闪存或适用于存储电子指令的其他类型的计算机可读介质。此外，实施例还可以作为计算机程序产品被下载，其中，可以将程序从远程计算机传送至进行请求的计算机。在一些实施例中，非暂态计算机可读存储介质上存储有表示指令序列的数据，所述指令序列当由处理器执行时使处理器执行某些操作。
所述方法中的许多方法是以其最基本的形式进行描述的，但是在不脱离本发明实施例的基本范围的情况下可以向任何方法中添加过程或从中删除过程，并且可以向任何所描述的消息添加信息或从中减少信息。对本领域的技术人员而言将显而易见的是，可以进行许多另外的修改和改编。特定实施例并非被提供用于限制概念，而是为了说明所述概念。实施例的范围不是通过上面提供的具体实施例来确定的，而是仅由以下权利要求来确定的。
如果说元件“A”耦合至元件“B”或者与之耦合，则元件A可以直接耦合至元件B或通过例如元件C间接耦合。当说明书或权利要求书声明部件、特征、结构、过程或特性A“导致”部件、特征、结构、过程或特征B时，其意味着“A”至少是“B”的部分原因，但是也可能至少有一个有助于导致“B”的其他部件、特征、结构、过程或特征。如果说明书表明部件、特征、结构、过程或特性“可以(may)”、“可能(might)”、或“可(could)”被包括，则那个特定部件、特征、结构、过程或特性不要求被包括。如果说明书或权利要求提及“一个(a)”或“一个(an)”元件，则这并非意味着仅存在所描述元件之一。
实施例是实施方式或示例。说明书中对“实施例(an embodiment)”、“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、或“其他实施例(otherembodiments)”的提及意味着结合实施例描述的特定特征、结构或特性包括在至少一些实施例中，但不必是全部实施例。“实施例(an embodiment)”、“一个实施例(oneembodiment)”或“一些实施例(some embodiments)”的多处出现不必全部指代相同的实施例。应认识到，在示例性实施例的前述说明中，出于精简本公开以及帮助理解一个或多个不同的新颖性方面的目的，不同特征有时在单个实施例、附图或其说明中被归为一类。然而，本公开的方法并不被解释为反映以下意图：所要求保护的实施例需要比每项权利要求中明确陈述的更多特征。相反，如以下权利要求所反映的，新颖性方面在于少于单个前述的所公开实施例的全部特征。因此，权利要求由此明确地结合到本说明书中，其中每一项权利要求独立地代表单独的实施例。
下列条款和/或示例涉及进一步的实施例或示例。可以在一个或多个实施例中的任何地方使用示例中的细节。可以以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。示例可以包括主题，如方法；用于执行所述方法的动作的设备；至少一种包括指令的机器可读介质，所述指令当由机器执行时使所述机器执行所述方法的动作；或用于促进根据本文中所描述的实施例和示例的混合通信的设备或***。
一些实施例涉及示例1，所述示例包括一种用于执行图像超分辨的设备，所述设备包括：一个或多个处理器，所述一个或多个处理器包括图形处理器并用于处理数据；以及存储器，用于存储数据，所述数据包括要进行超分辨的一个或多个图像。所述一个或多个处理器用于提供对噪声图像的超分辨，包括：由退化复原网络的噪声估计器(NE)卷积神经网络(CNN)子网络来估计噪声输入图像的估计噪声图；以及由所述退化复原网络的超分辨(SR)CNN子网络基于所述噪声输入图像和所述估计噪声图通过以下方式来预测干净的放大图像：对于堆叠在表示所述SR CNN子网络的一个或多个级联块中的每一个内的多个条件残差密集块(CRDB)中的每个CRDB，由紧跟在所述CRDB的一组堆叠的多个残差密集块之后的所述CRDB的噪声控制层通过向与所述噪声输入图像相关联的中间特征图的特征值施加(i)比例因子和(ii)从所述估计噪声图得出的偏移因子来调整所述特征值。
示例2包括如示例1所述的主题，其中，所述一个或多个级联块中的第一级联块通过为所述第一级联块内的所有所述多个CRDB提供对所述第一级联块内的所述多个CRDB的所有先前CRDB的原始输入和输出的访问来利用来自所述第一级联块内的所述多个CRDB中的每一个的层次特征。
示例3包括如示例1至2所述的主题，进一步包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络来确定要与输入到所述一个或多个级联块中的对应级联块的所述估计噪声图进行组合的加性噪声图。
示例4包括如示例1至3所述的主题，其中，所述比例因子是在所述退化复原网络的训练期间确定的。
示例5包括如示例1至4所述的主题，进一步包括通过执行多阶段训练过程来训练所述退化复原网络，其中，所述多阶段训练过程的第一训练阶段包括同时训练用于放大训练图像的所述SR CNN子网络和用于估计与所述训练图像相关联的噪声图的所述NE CNN子网络，其中，所述训练图像包括合成噪声图像。
示例6包括如示例1至5所述的主题，进一步包括通过在所述第一训练阶段期间执行第一优化过程来最小化第一损失函数，其中，所述第一损失函数表示为：
L＝mmean(z-z′)+λ1*mean(|o-o′|2)+λ2*Tv(o)
其中，
z表示高分辨率真实数据图像；
z'表示在所述第一训练阶段期间由所述SR CNN子网络预测的干净的放大图像；
o表示在所述训练阶段期间由所述NE CNN子网络估计的噪声图；
o'表示添加到所述高分辨率真实数据图像的下采样版本以产生所述合成噪声图像的随机加性高斯白噪声；
λ1是第一可配置参数；
λ2是第二可配置参数；并且
Tv表示总方差。
示例7包括如示例1至6所述的主题，进一步包括在所述第一训练阶段完成之后，执行第二训练阶段，包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络通过基于所述合成噪声图像执行快速噪声移位过程来学习用于所述一个或多个级联块中的对应级联块的加性噪声图。
示例8包括如示例1至7所述的主题，进一步包括通过在所述第二训练阶段期间执行第二优化过程来最小化第二损失函数，其中，所述第二损失函数表示为：
L＝mean(z-z′)+λ*Tv(o″)
其中，
o"是噪声移位，所述噪声移位由所述一个或多个NS CNN子网络中的NS CNN子网络基于以下各项生成：(i)由所述NE CNN子网络基于所述合成噪声图像估计的噪声图；以及(ii)由所述NS CNN子网络输出的加性噪声图；
z表示高分辨率真实数据图像；
z'表示由所述SR CNN子网络基于所述合成噪声图像和所述噪声移位预测的干净的放大图像；
λ是可配置参数；以及
Tv表示总方差。
一些实施例涉及示例9，所述示例包括一种用于执行图像超分辨的方法，所述方法包括：由在数据处理***上实施的退化复原网络的噪声估计器(NE)卷积神经网络(CNN)子网络来估计噪声输入图像的估计噪声图；以及由所述退化复原网络的超分辨(SR)CNN子网络基于所述噪声输入图像和所述估计噪声图通过以下方式来预测干净的放大图像：对于堆叠在表示所述SR CNN子网络的一个或多个级联块中的每一个内的多个条件残差密集块(CRDB)中的每个CRDB，由紧跟在所述CRDB的一组堆叠的多个残差密集块之后的所述CRDB的噪声控制层通过向与所述噪声输入图像相关联的中间特征图的特征值施加(i)比例因子和(ii)从所述估计噪声图得出的偏移因子来调整所述特征值。
示例10包括如示例9所述的主题，进一步包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络来确定要与输入到所述一个或多个级联块中的对应级联块的所述估计噪声图进行组合的加性噪声图。
示例11包括如示例9至10所述的主题，其中，所述比例因子是在所述退化复原网络的训练期间确定的。
示例12包括如示例9至11所述的主题，进一步包括通过执行多阶段训练过程来训练所述退化复原网络，其中，所述多阶段训练过程的第一训练阶段包括同时训练用于放大训练图像的所述SR CNN子网络和用于估计与所述训练图像相关联的噪声图的所述NE CNN子网络，其中，所述训练图像包括合成噪声图像。
示例13包括如示例9至12所述的主题，进一步包括通过在所述第一训练阶段期间执行第一优化过程来最小化第一损失函数，其中，所述第一损失函数表示为：
L＝mean(z-z′)+λ1*mean(|o-o′|2)+λ2*Tv(o)
其中，
z表示高分辨率真实数据图像；
z'表示在所述第一训练阶段期间由所述SR CNN子网络预测的干净的放大图像；
o表示在所述训练阶段期间由所述NE CNN子网络估计的噪声图；
o'表示添加到所述高分辨率真实数据图像的下采样版本以产生所述合成噪声图像的随机加性高斯白噪声；
λ1是第一可配置参数；
λ2是第二可配置参数；并且
Tv表示总方差。
示例14包括如示例9至13所述的主题，进一步包括在所述第一训练阶段完成之后，执行第二训练阶段，包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络通过基于所述合成噪声图像执行快速噪声移位过程来学习用于所述一个或多个级联块中的对应级联块的加性噪声图。
示例15包括如示例9至14所述的主题，进一步包括通过在所述第二训练阶段期间执行第二优化过程来最小化第二损失函数，其中，所述第二损失函数表示为：
L＝mean(z-z′)+λ*Tv(o″)
其中，
o"是噪声移位，所述噪声移位由所述一个或多个NS CNN子网络中的NS CNN子网络基于以下各项生成：(i)由所述NE CNN子网络基于所述合成噪声图像估计的噪声图；以及(ii)由所述NS CNN子网络输出的加性噪声图；
z表示高分辨率真实数据图像；
z'表示由所述SR CNN子网络基于所述合成噪声图像和所述噪声移位预测的干净的放大图像；
λ是可配置参数；以及
Tv表示总方差。
一些实施例涉及示例16，所述示例包括一种用于执行图像超分辨的***，所述***包括：一个或多个处理器，所述一个或多个处理器包括图形处理器并用于处理数据；以及用于存储数据的存储器，所述数据即要进行超分辨的一个或多个图像。所述一个或多个处理器用于提供对噪声图像的超分辨，包括：由退化复原网络的噪声估计器(NE)卷积神经网络(CNN)子网络来估计噪声输入图像的估计噪声图；以及由所述退化复原网络的超分辨(SR)CNN子网络基于所述噪声输入图像和所述估计噪声图通过以下方式来预测干净的放大图像：对于堆叠在表示所述SR CNN子网络的一个或多个级联块中的每一个内的多个条件残差密集块(CRDB)中的每个CRDB，由紧跟在所述CRDB的一组堆叠的多个残差密集块之后的所述CRDB的噪声控制层通过向与所述噪声输入图像相关联的中间特征图的特征值施加(i)比例因子和(ii)从所述估计噪声图得出的偏移因子来调整所述特征值。
示例17包括如示例16所述的主题，其中，所述一个或多个级联块中的第一级联块通过为所述第一级联块内的所有所述多个CRDB提供对所述第一级联块内的所述多个CRDB的所有先前CRDB的原始输入和输出的访问来利用来自所述第一级联块内的所述多个CRDB中的每一个的层次特征。
示例18包括如示例16至17所述的主题，进一步包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络来确定要与输入到所述一个或多个级联块中的对应级联块的所述估计噪声图进行组合的加性噪声图。
示例19包括如示例16至18所述的主题，其中，所述比例因子是在所述退化复原网络的训练期间确定的。
示例20包括如示例16至19所述的主题，进一步包括通过执行多阶段训练过程来训练所述退化复原网络，其中，所述多阶段训练过程的第一训练阶段包括同时训练用于放大训练图像的所述SR CNN子网络和用于估计与所述训练图像相关联的噪声图的所述NE CNN子网络，其中，所述训练图像包括合成噪声图像。
示例21包括如示例16至20所述的主题，进一步包括通过在所述第一训练阶段期间执行第一优化过程来最小化第一损失函数，其中，所述第一损失函数表示为：
L＝mean(z-z′)+λ1*mean(|o-o′|2)+λ2*Tv(o)
其中，
z表示高分辨率真实数据图像；
z'表示在所述第一训练阶段期间由所述SR CNN子网络预测的干净的放大图像；
o表示在所述训练阶段期间由所述NE CNN子网络估计的噪声图；
o'表示添加到所述高分辨率真实数据图像的下采样版本以产生所述合成噪声图像的随机加性高斯白噪声；
λ1是第一可配置参数；
λ2是第二可配置参数；以及
Tv表示总方差。
示例22包括如示例16至21所述的主题，进一步包括在所述第一训练阶段完成之后，执行第二训练阶段，包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络通过基于所述合成噪声图像执行快速噪声移位过程来学习用于所述一个或多个级联块中的对应级联块的加性噪声图。
示例23包括如示例16至22所述的主题，进一步包括通过在所述第二训练阶段期间执行第二优化过程来最小化第二损失函数，其中，所述第二损失函数表示为：
L＝mean(z-z′)+λ*Tv(o″)
其中，
o"是噪声移位，所述噪声移位由所述一个或多个NS CNN子网络中的NS CNN子网络基于以下各项生成：(i)由所述NE CNN子网络基于所述合成噪声图像估计的噪声图；以及(ii)由所述NS CNN子网络输出的加性噪声图；
z表示高分辨率真实数据图像；
z'表示由所述SR CNN子网络基于所述合成噪声图像和所述噪声移位预测的干净的放大图像；
λ是可配置参数；以及
Tv表示总方差。
一些实施例涉及示例24，所述示例包括一种用于稀疏三维(3D)卷积加速的设备，所述设备包括：退化复原网络的噪声估计器(NE)装置，所述NE装置用于估计噪声输入图像的估计噪声图；以及所述退化复原网络的超分辨(SR)装置，所述SR装置用于基于所述噪声输入图像和所述估计噪声图通过以下方式来预测干净的放大图像：对于堆叠在表示所述SR装置的一个或多个级联块中的每一个内的多个条件残差密集块(CRDB)中的每个CRDB，由紧跟在所述CRDB的一组堆叠的多个残差密集块之后的所述CRDB的噪声控制层通过向与所述噪声输入图像相关联的中间特征图的特征值施加(i)比例因子和(ii)从所述估计噪声图得出的偏移因子来调整所述特征值。
示例25包括如示例24所述的主题，其中，所述一个或多个级联块中的第一级联块通过为所述第一级联块内的所有所述多个CRDB提供对所述第一级联块内的所述多个CRDB的所有先前CRDB的原始输入和输出的访问来利用来自所述第一级联块内的所述多个CRDB中的每一个的层次特征。
示例26包括如示例24至25所述的主题，进一步包括一个或多个噪声移位(NS)装置，所述NS装置用于确定要与输入到所述一个或多个级联块中的对应级联块的所述估计噪声图进行组合的加性噪声图。
示例27包括如示例24至26所述的主题，其中，所述比例因子是在所述退化复原网络的训练期间确定的。
示例28包括如示例24至27所述的主题，进一步包括用于通过执行多阶段训练过程来训练所述退化复原网络的装置，其中，所述多阶段训练过程的第一训练阶段包括同时训练用于放大训练图像的所述SR装置和用于估计与所述训练图像相关联的噪声图的所述NE装置，其中，所述训练图像包括合成噪声图像。
示例29包括如示例24至28所述的主题，进一步包括用于通过在所述第一训练阶段期间执行第一优化过程来最小化第一损失函数的装置，其中，所述第一损失函数表示为：
L＝mean(z-z′)+λ1*mean(|o-o′|2)+λ2*Tv(o)
其中，
z表示高分辨率真实数据图像；
z'表示在所述第一训练阶段期间由所述SR装置预测的干净的放大图像；
o表示在所述训练阶段期间由所述NE装置估计的噪声图；
o'表示添加到所述高分辨率真实数据图像的下采样版本以产生所述合成噪声图像的随机加性高斯白噪声；
λ1是第一可配置参数；
λ2是第二可配置参数；以及
Tv表示总方差。
示例30包括如示例24至29所述的主题，进一步包括在所述第一训练阶段完成之后，执行第二训练阶段，包括用于由所述退化复原网络的所述一个或多个NS装置中的每个NS装置通过基于所述合成噪声图像执行快速噪声移位过程来学习用于所述一个或多个级联块的对应级联块的加性噪声图的装置。
示例31包括如示例24至30所述的主题，进一步包括用于通过在所述第二训练阶段期间执行第二优化过程来最小化第二损失函数的装置，其中，所述第二损失函数表示为：
L＝mean(z-z′)+λI*Tv(o″)
其中，
o"是噪声移位，所述噪声移位由所述一个或多个NS装置中的NS装置基于以下各项生成：(i)由所述NE装置基于所述合成噪声图像估计的噪声图；以及(ii)由所述NS装置输出的加性噪声图；
z表示高分辨率真实数据图像；
z'表示由所述SR装置基于所述合成噪声图像和所述噪声移位预测的干净的放大图像；
λ是可配置参数；并且
Tv表示总方差。
一些实施例涉及示例32，所述示例包括一种或多种非暂态计算机可读存储介质，其上存储有可执行计算机程序指令，所述指令当由数据处理***的一个或多个处理器执行时使所述一个或多个处理器执行包括以下各项的操作：由在数据处理***上实施的退化复原网络的噪声估计器(NE)卷积神经网络(CNN)子网络来估计噪声输入图像的估计噪声图；以及由所述退化复原网络的超分辨(SR)CNN子网络基于所述噪声输入图像和所述估计噪声图通过以下方式来预测干净的放大图像：对于堆叠在表示所述SR CNN子网络的一个或多个级联块中的每一个内的多个条件残差密集块(CRDB)中的每个CRDB，由紧跟在所述CRDB的一组堆叠的多个残差密集块之后的所述CRDB的噪声控制层通过向与所述噪声输入图像相关联的中间特征图的特征值施加(i)比例因子和(ii)从所述估计噪声图得出的偏移因子来调整所述特征值。
示例33包括如示例32所述的主题，其中，所述操作进一步包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络来确定要与输入到所述一个或多个级联块中的对应级联块的所述估计噪声图进行组合的加性噪声图。
示例34包括如示例32至33所述的主题，其中，所述比例因子是在所述退化复原网络的训练期间确定的。
示例35包括如示例32至34所述的主题，其中，所述操作进一步包括通过执行多阶段训练过程来训练所述退化复原网络，其中，所述多阶段训练过程的第一训练阶段包括同时训练用于放大训练图像的所述SR CNN子网络和用于估计与所述训练图像相关联的噪声图的所述NE CNN子网络，其中，所述训练图像包括合成噪声图像。
示例36包括如示例32至35所述的主题，其中，所述操作进一步包括通过在所述第一训练阶段期间执行第一优化过程来最小化第一损失函数，其中，所述第一损失函数表示为：
L＝mean(z-z′)+λ1*mean(|o-o′|2)+λ2*Tv(o)
其中，
z表示高分辨率真实数据图像；
z'表示在所述第一训练阶段期间由所述SR CNN子网络预测的干净的放大图像；
o表示在所述训练阶段期间由所述NE CNN子网络估计的噪声图；
o'表示添加到所述高分辨率真实数据图像的下采样版本以产生所述合成噪声图像的随机加性高斯白噪声；
λ1是第一可配置参数；
λ2是第二可配置参数；以及
Tv表示总方差。
示例37包括如示例32至36所述的主题，其中，所述操作进一步包括在所述第一训练阶段完成之后，执行第二训练阶段，包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络通过基于所述合成噪声图像执行快速噪声移位过程来学习用于所述一个或多个级联块中的对应级联块的加性噪声图。
示例38包括如示例32至37所述的主题，其中，所述操作进一步包括通过在所述第二训练阶段期间执行第二优化过程来最小化第二损失函数，其中，所述第二损失函数表示为：
L＝mean(z-z′)+λ*Tv(o″)
其中，
o"是噪声移位，所述噪声移位由所述一个或多个NS CNN子网络中的NS CNN子网络基于以下各项生成：(i)由所述NE CNN子网络基于所述合成噪声图像估计的噪声图；以及(ii)由所述NS CNN子网络输出的加性噪声图；
z表示高分辨率真实数据图像；
z'表示由所述SR CNN子网络基于所述合成噪声图像和所述噪声移位预测的干净的放大图像；
λ是可配置参数；以及
Tv表示总方差。
示例39包括至少一种非暂态或有形机器可读介质，所述非暂态或有形机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实施或执行如权利要求或示例9至15中任一项所述的方法。
示例40包括至少一种机器可读介质，所述机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实施或执行如权利要求或示例9至15中任一项所述的方法。
示例41包括一种***，所述***包括用于实施或执行如权利要求或示例9至15中任一项所述的方法的机制。
示例42包括一种设备，所述设备包括用于执行如权利要求或示例9至15中任一项所述的方法的装置。
示例43包括一种计算装置，所述计算装置被布置成实施或执行如权利要求或示例9至15中任一项所述的方法。
示例44包括一种通信装置，所述通信装置被布置成实施或执行如权利要求或示例9至15中任一项所述的方法。
示例45包括至少一种机器可读介质，所述机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实施或执行如任一前述示例所述的方法或实现如任一前述示例所述的设备。
示例46包括至少一种非暂态或有形机器可读介质，所述非暂态或有形机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实施或执行如任一前述示例所述的方法或实现如任一前述示例所述的设备。
示例47包括一种***，所述***包括用于实施或执行如任一前述示例所述的方法或实现如任一前述示例所述的设备的机制。
示例48包括一种设备，所述设备包括用于执行如任一前述示例所述的方法的装置。
示例49包括一种计算装置，所述计算装置被布置成实施或执行如任一前述示例所述的方法或实现如任一前述示例所述的设备。
示例50包括一种通信装置，所述通信装置被布置成实施或执行如任一前述示例所述的方法或实现如任一前述示例所述的设备。
附图以及前述描述给出了实施例的示例。本领域技术人员将理解，所描述的元件中的一个或多个元件可以被良好地组合成单个功能元件。可替代地，某些元件可以分成多个功能元件。来自一个实施例的元件可以被添加到另一实施例中。例如，本文中所描述的过程的顺序可以改变并且不限于本文中所描述的方式。而且，任何流程图的动作无需以所示出的顺序实施；也不一定必须执行所有所述动作。并且，不依赖于其他动作的那些动作可以与其他动作并行地执行。实施例的范围决不限于这些具体示例。无论是否在说明书中显式地给出，如材料的结构、尺寸和用途上的差异等许多变化都是可能的。实施例的范围至少与以下权利要求书给出的范围一样宽。
Claims (20)
1.一种用于执行图像超分辨的设备，所述设备包括：
一个或多个处理器，所述一个或多个处理器包括图形处理器并用于处理数据；以及
存储器，所述存储器用于存储数据，所述数据包括要进行超分辨的一个或多个图像；
其中，所述一个或多个处理器用于提供对噪声图像的超分辨，包括：
由退化复原网络的噪声估计器(NE)卷积神经网络(CNN)子网络来估计噪声输入图像的估计噪声图；以及
由所述退化复原网络的超分辨(SR)CNN子网络基于所述噪声输入图像和所述估计噪声图通过以下方式来预测干净的放大图像：对于堆叠在表示所述SR CNN子网络的一个或多个级联块中的每一个内的多个条件残差密集块(CRDB)中的每个CRDB，由紧跟在所述CRDB的一组堆叠的多个残差密集块之后的所述CRDB的噪声控制层通过向与所述噪声输入图像相关联的中间特征图的特征值施加(i)比例因子和(ii)从所述估计噪声图得出的偏移因子来调整所述特征值。
2.如权利要求1所述的设备，其中，所述一个或多个级联块中的第一级联块通过为所述第一级联块内的所有所述多个CRDB提供对所述第一级联块内的所述多个CRDB的所有先前CRDB的原始输入和输出的访问来利用来自所述第一级联块内的所述多个CRDB中的每一个的层次特征。
3.如权利要求1所述的设备，进一步包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络来确定要与输入到所述一个或多个级联块中的对应级联块的所述估计噪声图进行组合的加性噪声图。
4.如权利要求1所述的设备，其中，所述比例因子是在所述退化复原网络的训练期间确定的。
5.如权利要求1所述的设备，进一步包括通过执行多阶段训练过程来训练所述退化复原网络，其中，所述多阶段训练过程的第一训练阶段包括同时训练用于放大训练图像的所述SR CNN子网络和用于估计与所述训练图像相关联的噪声图的所述NE CNN子网络，其中，所述训练图像包括合成噪声图像。
6.如权利要求5所述的设备，进一步包括通过在所述第一训练阶段期间执行第一优化过程来最小化第一损失函数，其中，所述第一损失函数表示为：
L＝mean(z-z′)+λ1*mean(|o-o′|2)+λ2*Tv(o)
其中，
z表示高分辨率真实数据图像；
z′表示在所述第一训练阶段期间由所述SR CNN子网络预测的干净的放大图像；
o表示在所述训练阶段期间由所述NE CNN子网络估计的噪声图；
o′表示添加到所述高分辨率真实数据图像的下采样版本以产生所述合成噪声图像的随机加性高斯白噪声；
λ1是第一可配置参数；
λ2是第二可配置参数；以及
Tv表示总方差。
7.如权利要求5所述的设备，进一步包括在所述第一训练阶段完成之后，执行第二训练阶段，包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络通过基于所述合成噪声图像执行快速噪声移位过程来学习用于所述一个或多个级联块中的对应级联块的加性噪声图。
8.如权利要求7所述的设备，进一步包括通过在所述第二训练阶段期间执行第二优化过程来最小化第二损失函数，其中，所述第二损失函数表示为：
L＝mean(z-z′)+λ*Tv(o″)
其中，
o″是噪声移位，所述噪声移位由所述一个或多个NS CNN子网络中的NS CNN子网络基于以下各项生成：(i)由所述NE CNN子网络基于所述合成噪声图像估计的噪声图；以及(ii)由所述NS CNN子网络输出的加性噪声图；
z表示高分辨率真实数据图像；
z′表示由所述SR CNN子网络基于所述合成噪声图像和所述噪声移位预测的干净的放大图像；
λ是可配置参数；以及
Tv表示总方差。
9.一种用于执行图像超分辨的方法，所述方法包括：
由在数据处理***上实施的退化复原网络的噪声估计器(NE)卷积神经网络(CNN)子网络来估计噪声输入图像的估计噪声图；以及
由所述退化复原网络的超分辨(SR)CNN子网络基于所述噪声输入图像和所述估计噪声图通过以下方式来预测干净的放大图像：对于堆叠在表示所述SR CNN子网络的一个或多个级联块中的每一个内的多个条件残差密集块(CRDB)中的每个CRDB，由紧跟在所述CRDB的一组堆叠的多个残差密集块之后的所述CRDB的噪声控制层通过向与所述噪声输入图像相关联的中间特征图的特征值施加(i)比例因子和(ii)从所述估计噪声图得出的偏移因子来调整所述特征值。
10.如权利要求9所述的方法，进一步包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络来确定要与输入到所述一个或多个级联块中的对应级联块的所述估计噪声图进行组合的加性噪声图。
11.如权利要求9所述的方法，其中，所述比例因子是在所述退化复原网络的训练期间确定的。
12.如权利要求9所述的方法，进一步包括通过执行多阶段训练过程来训练所述退化复原网络，其中，所述多阶段训练过程的第一训练阶段包括同时训练用于放大训练图像的所述SR CNN子网络和用于估计与所述训练图像相关联的噪声图的所述NE CNN子网络，其中，所述训练图像包括合成噪声图像。
13.如权利要求12所述的方法，进一步包括通过在所述第一训练阶段期间执行第一优化过程来最小化第一损失函数，其中，所述第一损失函数表示为：
L＝mean(z-z′)+λ1*mean(|o-o′|2)+λ2*Tv(o)
其中，
z表示高分辨率真实数据图像；
z′表示在所述第一训练阶段期间由所述SR CNN子网络预测的干净的放大图像；
o表示在所述训练阶段期间由所述NE CNN子网络估计的噪声图；
o′表示添加到所述高分辨率真实数据图像的下采样版本以产生所述合成噪声图像的随机加性高斯白噪声；
λ1是第一可配置参数；
λ2是第二可配置参数；以及
Tv表示总方差。
14.如权利要求12所述的方法，进一步包括在所述第一训练阶段完成之后，执行第二训练阶段，包括由所述退化复原网络的一个或多个噪声移位(NS)CNN子网络中的每个NS CNN子网络通过基于所述合成噪声图像执行快速噪声移位过程来学习用于所述一个或多个级联块中的对应级联块的加性噪声图。
15.如权利要求14所述的方法，进一步包括通过在所述第二训练阶段期间执行第二优化过程来最小化第二损失函数，其中，所述第二损失函数表示为：
L＝mean(z-z′)+λ*Tv(o″)
其中，
o″是噪声移位，所述噪声移位由所述一个或多个NS CNN子网络中的NS CNN子网络基于以下各项生成：(i)由所述NE CNN子网络基于所述合成噪声图像估计的噪声图；以及(ii)由所述NS CNN子网络输出的加性噪声图；
z表示高分辨率真实数据图像；
z′表示由所述SR CNN子网络基于所述合成噪声图像和所述噪声移位预测的干净的放大图像；
λ是可配置参数；以及
Tv表示总方差。
16.至少一种机器可读介质，包括多条指令，所述指令当在计算装置上执行时用于实施或执行如权利要求或示例9至15中任一项所述的方法。
17.一种***，包括用于实施或执行如权利要求或示例9至15中任一项所述的方法的机制。
18.一种设备，包括用于执行如权利要求或示例9至15中任一项所述的方法的装置。
19.一种计算装置，被布置成实施或执行如权利要求或示例9至15中任一项所述的方法。
20.一种通信装置，被布置成实施或执行如权利要求或示例9至15中任一项所述的方法。
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