CN113871301A - 具有自对准本体注入的横向晶体管 - Google Patents

具有自对准本体注入的横向晶体管 Download PDF

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J·福尔
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Abstract

公开了具有自对准本体注入的横向晶体管。描述了制造横向晶体管的方法。方法包括提供半导体衬底。在半导体衬底上形成电介质层。在电介质层上形成栅极层。在栅极层上施加光致抗蚀剂层。通过平版印刷对光致抗蚀剂层进行开口以在光致抗蚀剂层中形成第一开口尺寸的第一开口。将第一开口转换成第二开口尺寸的第二开口，第二开口被形成在光致抗蚀剂层中或者被形成在辅助层中。通过掺杂剂注入在半导体衬底中形成本体区。进一步地，结构化栅极层以形成栅极边缘。在结构化的栅极层和本体区之间的重叠是通过第一开口尺寸和第二开口尺寸之间的偏移来控制的。

Description

具有自对准本体注入的横向晶体管
技术领域
本公开一般涉及制造晶体管的领域，特别是涉及具有绝缘栅极电极的横向晶体管。
背景技术
横向晶体管要求短的沟道长度以用于增强的性能。进一步地，需要使沟道长度的可变性最小化以便实现稳定的晶体管参数。
短沟道长度容限和小沟道长度容限通常是通过使用本体掺杂的横向扩散来实现的。掺杂处理可以是自对准地执行的，并且扩散处理向栅极边缘提供高度稳定的横向偏移以便不必提供用于覆盖的裕度以及来自平版印刷处理的特征尺寸可变性。然而，横向扩散处理要求高温退火，并且通常没有足够的热预算用于实现足够的扩散长度。
因此，良好地可控制的本体掺杂处理是合期望的。特别是，处理应当允许生成适合于具有在长度上的低可变性的横向晶体管的沟道长度。特别是，处理应当适用于具有实质上较低的对热预算可用性的约束的各种不同的器件。
发明内容
根据本公开的一方面，一种制造横向晶体管的方法包括提供半导体衬底。在半导体衬底上形成电介质层。在电介质层上形成栅极层。在栅极层上施加光致抗蚀剂层。通过平版印刷对光致抗蚀剂层进行开口以在光致抗蚀剂层中形成具有第一开口尺寸的第一开口。将第一开口转换成具有第二开口尺寸的第二开口，第二开口被形成在光致抗蚀剂层中或者被形成在辅助层中。通过掺杂剂注入在半导体衬底中形成本体区。进一步地，对栅极层进行结构化以形成栅极边缘。在结构化的栅极层和本体区之间的重叠是通过第一开口尺寸和第二开口尺寸之间的偏移来控制的。
根据本公开的一方面，一种横向高电压晶体管包括：半导体衬底；通过在半导体衬底中的掺杂剂注入形成的本体区，本体区具有横向边界；布置在半导体衬底上的电介质层；以及布置在电介质层上的结构化的栅极层。结构化的栅极层在半导体衬底中的本体区的横向边界和结构化的栅极层的栅极边缘之间的区带中与本体区重叠。本体区的横向边界是通过掺杂剂注入限定的边界。
附图说明
附图中的元素未必相对于彼此成比例，除了轮廓跟踪扫描电子显微镜图像(其是按真实比例的)之外。同样的参考标号指明对应的类似部件。各种所图示的实施例的特征可以被组合，除非它们彼此排斥和/或可以被选择性地省略(如果未被描述为必需要求的话)。在附图中描绘了实施例并且在以下的描述中示例性地详述实施例。
图1是示例性横向晶体管的示意性横截面视图。
图2是图1的横向晶体管的一部分的放大的横截面视图。
图3A至图3E是图示根据第一示例的横向晶体管的制造处理的各阶段的示意性横截面视图。
图4A至图4E是图示根据第二示例的横向晶体管的制造处理的各阶段的示意性横截面视图。
图5A至图5H是图示根据第三示例的横向晶体管的制造处理的各阶段的示意性横截面视图。
图6是轮廓跟踪扫描电子显微镜图像，其图示与图3C的示意性横截面视图对应的结构。
图7是图6的轮廓跟踪扫描电子显微镜图像的放大的区段。
具体实施方式
如在本说明书中使用的那样，术语“沉积”、“布置在…上”或“施加”或类似的术语并不意味着元素或层必须直接接触在一起；中间的元素或层可以分别被提供在“沉积”、“布置在…上”或“施加”的元素之间。然而，根据本公开，上面提到的和类似的术语可以可选地还具有如下的具体含义：元素或层直接接触在一起，即在“沉积”、“布置在…上”或“施加”的元素之间分别未提供中间元素或层。
进一步地，关于形成在或位于表面“上方”或“下方”的部件、元素或材料层的用语“上方”或“下方”在此可以被用于意指该部件、元素或材料层被定位为(例如放置、形成、布置、沉积等)“直接在隐含的表面上”或“直接在隐含的表面下”，例如与隐含的表面直接接触。然而，关于形成在或位于表面“上方”或“下方”的部件、元素或材料层所使用的用语“上方”或“下方”在此也可以被用于意指该部件、元素或材料层被定位为 (例如放置、形成、布置、沉积等)“间接地在隐含表面上”或“间接地在隐含表面下”，其中一个或多个附加的部件、元素或层被布置在隐含的表面和部件、元素或材料层之间。
图1图示示例性横向晶体管100的示意性横截面视图。晶体管100被实现在半导体衬底110中。半导体衬底110包括具有横向边界111B的本体区111。在图1中示出的示例中，横向边界111B邻接被实现在衬底110中的漂移区114。晶体管100进一步包括电介质层120，其被布置在半导体衬底110上，例如被布置在半导体衬底110的上表面110A上。结构化的栅极层130被部署在电介质层120上方。本体区111和/或漂移区114可以延伸到半导体衬底110的上表面110A。
结构化的栅极层130通过电介质层120与本体区111以及与漂移区114电绝缘。结构化的栅极层130可以形成晶体管100的栅极电极，并且电介质层120可以形成栅极电介质以提供用于绝缘的栅极电极。结构化的栅极层130(栅极电极)可以被连接到栅极节点G。
如从图2的放大视图显见的那样，结构化的栅极层130在本体区111的横向边界111B和结构化的栅极层130的栅极边缘130A之间的区带中与半导体衬底110的本体区111重叠。本体区111和结构化的栅极层130之间的重叠的长度由图2中的LOv标明。由于晶体管100的沟道由该栅极层-本体区重叠LOv减去结构化的栅极层130下方的源极区116的下方扩散来限定，因此重叠长度LOv通常略大于实际的沟道长度。例如，沟道长度和/或重叠长度LOv可以等于或大于或小于60 nm或80 nm或100 nm或120 nm或140 nm或160 nm。特别是，沟道长度和/或重叠长度LOv可以例如在80 nm和140 nm之间。
如将在下面进一步更详细地描述的那样，本体区111的横向边界111B由掺杂剂注入来限定(与例如由退火处理引起的掺杂剂扩散相反)。
由于其通过掺杂剂注入进行的制备，电介质层120可能在覆盖本体区111(即与本体区111重叠)的区中即跨沟道地包括注入损伤121。
晶体管100可以进一步包括源极区116。源极区116是例如通过注入处理形成在本体区111中的并且经由源极电极140电连接到源极节点S。本体区111被通过提供晶体管100的本体接触的低电阻区117电连接到源极电极140。
晶体管100可以进一步包括漏极区115，其中漂移区114被布置在本体区111和漏极区115之间。漂移区114可以沿着半导体衬底110的上表面110A延伸，并且漏极区115也被布置在横向晶体管100的顶部处。漏极区115可以被连接到漏极节点D。
晶体管100是具有绝缘的栅极电极(结构化的栅极层130)的场效应控制的晶体管。半导体衬底100可以包括或者可以是半导体材料，诸如例如Si、SiC、SiGe、GaAs、GaN、AlGaN、InGaAs、InAlAs等。在不失一般性的情况下，以下描述示例性地涉及但是不局限于作为Si的半导体衬底110。
晶体管100可以被实现为MOSFET(金属氧化物半导体场效应晶体管)。在MOSFET中，漏极区115具有与源极区116相同的掺杂类型。
一般地，晶体管100可以被实现为n型晶体管或p型晶体管。晶体管的类型由源极区116的掺杂类型来限定。在n型晶体管100中，源极区116、漂移区114和漏极区115是n掺杂的，而本体区111和低电阻区117是p掺杂的。在p型晶体管100中，源极区116、漂移区114和漏极区115是p掺杂的，而本体区111和低电阻区117是n掺杂的。
电介质层120可以包括或者可以是氧化物、氮化物或它们的组合。结构化的栅极层130(栅极电极)可以包括或者可以是金属或高掺杂的多晶半导体材料(例如多晶硅)。
晶体管100可以是功率晶体管。替换地或附加地，晶体管100可以是取决于在栅极节点G和源极节点S之间的电压VGS的电压电平而接通或关断的高电压晶体管。在正常的工作条件下，在晶体管100的断开状态下，漏极-源极电压的电压电平可以增加达到所谓的电压阻断能力。该电压阻断能力可以达到一百或几百伏特(V)，例如等于或大于100V、150V或200V。然而，还可能的是由横向晶体管100开关低于100V并且甚至低于20V的电压。
参照图3A至图3E，描述了在制造横向晶体管期间形成本体区和栅极接触的处理。例如，通过示例的方式与图1和图2结合地描述的晶体管100可以是通过该处理制造的。
图3A图示制造处理的阶段。在图3A中示出的阶段之前，提供了(例如制备了)半导体衬底110并且电介质层120被形成在半导体衬底110上。半导体衬底110可以是例如半导体晶片，并且在此描述的处理可以形成半导体晶片的前段制程(FEOL)处理的一部分。
进一步地，在电介质层120上形成(未结构化的)栅极层130。栅极层130可以是例如高掺杂的多晶硅或金属。
可选地，然后在栅极层130上形成硬掩模210。在栅极层130上(以及例如在可选的硬掩模210上)施加光致抗蚀剂层220。然后通过平版印刷对光致抗蚀剂层220进行开口，以在光致抗蚀剂层220中形成具有第一开口尺寸D1的第一开口220_1。
参照图3B，第一开口尺寸D1被“存储”在可选的硬掩模210中。为此，硬掩模210可以是根据第一开口尺寸D1结构化的。结构化可以是例如通过硬掩模蚀刻执行的，其中光致抗蚀剂层220的第一开口220_1被用作为蚀刻掩模以在硬掩模210中生成开口210_1。
随后，第一开口尺寸D1被转换成第二开口尺寸的第二开口。在图3C中示出的示例中，第二开口被形成在光致抗蚀剂层220中。光致抗蚀剂层220中的第二开口由参照符号220_2标明，并且第二开口尺寸被提及为D2。
在这种情况下，通过修整处理来修改光致抗蚀剂层220的第一开口220_1。也就是，修整(即加宽)第一开口220_1中的光致抗蚀剂层220从而第二开口尺寸D2大于第一开口尺寸D1。
修整处理是不涉及平版印刷的处理。修整处理可以是利用非常高的精度执行的。可以通过光致抗蚀剂蚀刻来执行修整处理。第一开口尺寸D1和第二开口尺寸D2之间的偏移可以是通过蚀刻时间来控制的并且可以是利用仅几nm的精度来设定的。壁切修的均匀度可以等于或小于1 nm。
蚀刻处理可以被用于光致抗蚀剂切修。例如，O2/HBr蚀刻化学作用可以被用于光致抗蚀剂切修。光致抗蚀剂切修不影响下面的硬掩模210。
如下面将进一步更详细地描述的那样，切修处理限定重叠长度LOv。重叠长度LOv是通过使用基于第一开口尺寸D1和第二开口尺寸D2的自对准处理来设定的。更具体地说，LOv=(D2-D1)/2。
参照图3D，使用掺杂剂注入处理(在图3D中由箭头图示)在半导体衬底110中形成本体区111。掺杂剂的注入被由光致抗蚀剂层220掩蔽，即本体区111的横向延伸与光致抗蚀剂层220中的第二开口220_2(具有第二开口尺寸D2)对应。因此，本体区111的横向边界111B与第二开口尺寸D2对准，并且因此在该示例中与光致抗蚀剂层220中的第二开口220_2对准。
要注意所注入的掺杂剂通过电介质层120、栅极层130，并且在第二开口尺寸D2和第一开口尺寸D1之间的区带中通过硬掩模210。结果，电介质层120可能被提供有在图2中示出的注入损伤121。进一步地，由于本体区111在第二开口尺寸D2和第一开口尺寸D1之间的区带内被硬掩模210部分地屏蔽，因此半导体衬底110中的本体区111的下边界111C可以具有台阶状外廓111S。台阶状外廓111S的长度可以近似地与重叠长度LOv对应。
参照图3E，然后移除光致抗蚀剂层220(所谓的光致抗蚀剂剥离)。然后可以使用硬掩模210来结构化栅极层130。更具体地，被转换到硬掩模210的第一开口220_1可以被用于限定晶体管100的栅极边缘130A。
栅极层130的结构化可以是例如通过蚀刻处理执行的。蚀刻处理需要是在栅极层130的材料和电介质层120的材料之间有选择性的。也就是，如果栅极层130例如是由高掺杂的多晶硅制成的(即是所谓的多晶硅栅极)并且电介质层120是氧化硅，则蚀刻化学作用需要是在高掺杂的多晶硅和氧化硅之间有选择性的。
如在上面描述那样，在栅极边缘130A和本体区111的横向边界111B之间的距离表示重叠长度LOv。进一步地，图3E图示了由在图3A至图3E中示出的制造阶段例示的处理被配置为制备彼此相对地定位的两个晶体管单元。这两个晶体管单元的重叠长度LOv精确地(例如在几个 nm或更小的裕度内)具有相同的值。
在结合图3A至图3E描述的制造处理中，硬掩模210被用作为用于“记住”第一开口尺寸D1的第一开口220_1的部件，其然后被修改为第二开口尺寸D2的第二开口220_2。例如其它非平版印刷技术也可以对于提供该功能来说是可行的。
然后可以通过移除硬掩模210和/或通过进一步处理半导体衬底110和本体区111来继续制造处理。例如，低电阻区111_2和/或源极区116可以被形成在本体区111中(参见图1和图2)。进一步地，漏极区115可以被形成在半导体衬底110中和/或位于漏极区115上方的漂移区114可以被形成在半导体衬底110中。形成漏极区115和/或漂移区114的处理也可以已经是在执行图3A至图3E中图示的制造阶段之前执行的。
图4A至图4E图示根据本公开的制备横向高电压半导体晶体管100的处理的另一示例。图4A中图示的制造阶段与图3A的制造阶段相同，除了与图3A中相比光致抗蚀剂层220中的第一开口220_1具有更大的第一开口尺寸D1(更具体地，图4A中的第一开口尺寸D1可以例如对应于图3C中的第二开口尺寸D2)。除此之外，参照上面与图3A结合的描述以避免重复。
图4B图示通过掺杂剂注入来在半导体衬底110中形成本体区111的制造阶段。在这种情况下，掺杂剂注入是由光致抗蚀剂层220控制的，并且更具体地是在第一开口220_1的区带内执行的。以与结合图3D描述的相同的方式执行注入处理，并且为了简洁起见参照对应的描述。然而，作为与图3D中图示的掺杂剂注入处理的区别，图4B中的掺杂剂注入跨整个第一开口220_1而通过硬掩模210。因此，本体区111的下边界111C未被提供有在本体区111的横向边界111B下方的台阶状外廓111S(参见图3D)。
参照图4C，第一开口220_1被转换或修改成形成在光致抗蚀剂层220中的具有第二开口尺寸D2的第二开口220_2。在这种情况下，将第一开口220_1转换成第二开口220_2包括使光致抗蚀剂层220膨出从而第二开口尺寸D2小于第一开口尺寸D1。更具体地，图4A中的第二开口尺寸D2可以例如对应于图3C中的第一开口尺寸D1。
将开口尺寸从D1减小到D2的处理是不涉及平版印刷的处理。可以利用与结合图3C解释的扩大光致抗蚀剂层220中的开口尺寸的处理大约相同的精度来执行该处理。
可以通过光致抗蚀剂硅烷化来执行膨出或抗蚀剂生长处理。在这种情况下，使用可硅烷化的光致抗蚀剂。光致抗蚀剂硅烷化可以是通过对可硅烷化的光致抗蚀剂材料施加硅有机化学作用来执行的。生长或膨出率低，并且处理可以被控制在与结合图3C描述的光致抗蚀剂切修处理近似相同的裕度内。也就是，可以利用几个nm的容限来控制将第一开口尺寸D1修改为第二开口尺寸D2，并且在例如1 nm或更小的裕度内的高均匀度是可行的。
再次地，第一开口尺寸D1和第二开口尺寸D2限定要制造的晶体管100的重叠长度LOv。在此，LOv是通过自对准处理设定的并且可以被写作为LOv=(D1-D2)/2。
参照图4D，根据第二开口尺寸D2来结构化硬掩模210。结构化可以是例如通过硬掩模蚀刻执行的，其中光致抗蚀剂层220的第二开口220_2被用作为蚀刻掩模以在硬掩模210中生成开口210_1。在该情形中参照结合图3B的描述。
然后可以移除光致抗蚀剂层220，参见图4E。结构化的硬掩模210于是可以被用于结构化的栅极层130以形成栅极边缘130A。也就是，在这种情况下，硬掩模210可以被用于在已经移除光致抗蚀剂层220之后“记住”第二开口尺寸D2。
替换地，还可以是可能的是在膨出的光致抗蚀剂层220的控制下即在图4D中示出的制造阶段处结构化栅极层130。在这种情况下，不需要硬掩模210，即可以在不使用硬掩模210的情况下执行整个处理。
之前已经描述了与进一步处理本体区111和/或半导体衬底110有关的可选的处理步骤，并且参照该公开以便避免重复。
图5A至图5H图示横向晶体管100的另一示例性制造处理的各阶段。在图5A和图5B中示出的制造处理的初始阶段与图4A和图4B的阶段相同，并且参照上面的描述以避免重复。
参照图5C，根据第一开口尺寸D1来结构化硬掩模210以形成硬掩模开口210_1。硬掩模210的结构化也可以是在通过掺杂剂注入形成本体区111之前执行的，即在图5B和图5C中图示的处理的顺序可以被交换。
参照图5D，然后移除光致抗蚀剂层220(光致抗蚀剂剥离)。
参照图5E，在结构化的硬掩模210和硬掩模开口210_1上形成间隔物层510。间隔物层510可以覆盖硬掩模210的水平表面和竖向表面(即开口210_1的壁)这两者。
参照图5F，然后可以部分地移除间隔物层510。例如，可以通过蚀刻处理来执行间隔物层510的移除。在这种情况下，间隔物层510的材料被选取为是对于硬掩模210的材料和栅极层130的材料有选择性的(就蚀刻而言)。也就是，用于移除间隔物层510的材料的蚀刻处理在硬掩模210和栅极层130这两者处停止。间隔物层510可以例如包括或者可以是氮化硅。
作为结果，间隔物层510的壁部分510_1保留在掩模层210的开口210_1中。壁部分510_1将硬掩模210的开口210_1的第一开口尺寸D1转换成第二开口尺寸D2。再次地，如在图5E和图5F中图示那样通过不涉及平版印刷的处理来执行将第一开口尺寸D1的第一开口220_1转换成第二开口尺寸D2的第二开口。然而，在该制造方法中，第二开口不形成在光致抗蚀剂层220中而是形成在例如由结构化的硬掩模210和结构化的间隔物层510构成或组成的辅助层520中。更具体地，如在图5F中示出那样，辅助层520包括由结构化的间隔物层510的壁部分510_1限定的第二开口尺寸D2的第二开口。
图5G图示结构化栅极层130以形成栅极边缘130A。栅极层130是在辅助层520的控制下结构化的，即是与第二开口尺寸D2对准地结构化的。
作为结果，通过基于第一开口尺寸D1和第二开口尺寸D2的自对准处理来设定重叠长度LOv。更具体地，在该示例中，LOv=(D1-D2)/2。
然后可以如在图5H中示出那样移除辅助层520。下面的处理再次取决于要形成的横向晶体管100的类型，并且参照上面的描述以避免重复。
如在此描述的所有处理具有通过掺杂剂注入来限定本体区111的横向边界111B的共同点。因此，不需要高温处理来通过在结构化的栅极层130下方的扩散对掺杂剂进行驱动以生成足够长度的沟道。可以利用高的精度和小的容限来控制重叠长度LOv。进一步地，相对的晶体管单元的重叠长度LOv实质上相同。例如，重叠长度可以例如在80 nm和140 nm之间，或者特别是在90 nm和110 nm之间。
在此描述的处理避免了使用第二平版印刷处理。典型地，在第一平版印刷处理和第二平版印刷处理之间的覆盖误差(即不可避免的对准偏移)在100 nm的量级。因此，当要通过多个平版印刷步骤来控制栅极结构化和掺杂剂注入时，不能产生或者仅以非常低的可靠性程度产生如例如高电压晶体管所要求的小的沟道长度。在这里描述的所有示例中，通过使用自对准处理来执行与栅极结构化(即沟道长度的限定)相关的掺杂剂注入。
图6和图7(其是图6的放大的局部视图)图示与图3C的示意性横截面视图对应的示例性半导体结构的轮廓跟踪扫描电子显微镜(SEM)图像。在该示例中，光致抗蚀剂层220具有例如1.435μm的厚度。第一开口尺寸D1为例如1.070μm。第二开口尺寸D2为例如1.248μm(如靠近硬掩模210所测量的)。硬掩模210可以具有例如61 nm的厚度。栅极层130可以具有例如在151 nm和156 nm之间的厚度。在该示例中获得了大约90 nm的重叠长度LOv，并且示出了通过该处理还可以获得在例如30 nm至120 nm或更大之间的其它重叠长度LOv。在图6和图7中示出的SEM图像中电介质层120不可见。
示例部分
以下的示例有关于本公开的进一步的方面。
示例1是一种制造横向晶体管的方法，该方法包括：提供半导体衬底；在半导体衬底上形成电介质层；在电介质层上形成栅极层；在栅极层上施加光致抗蚀剂层；通过平版印刷对光致抗蚀剂层进行开口，以在光致抗蚀剂层中形成第一开口尺寸的第一开口；将第一开口转换成第二开口尺寸的第二开口，第二开口被形成在光致抗蚀剂层中或者被形成在辅助层中；通过掺杂剂注入在半导体衬底中形成本体区；以及结构化栅极层以形成栅极边缘；其中结构化的栅极层和本体区之间的重叠是通过第一开口尺寸和第二开口尺寸之间的偏移来控制的。
在示例2中，示例1或示例2的主题可以可选地包括：其中将第一开口转换成第二开口包括修整光致抗蚀剂层从而第二开口尺寸大于第一开口尺寸。
在示例3中，示例2的主题可以可选地包括：其中对栅极层进行结构化是通过第一开口尺寸来控制的，并且形成本体区是通过第二开口尺寸来控制的。
在示例4中，任何前述示例的主题可以可选地进一步包括：在栅极层上形成硬掩模；根据第一开口尺寸来结构化硬掩模；以及通过使用结构化的硬掩模来结构化栅极层。
在示例5中，示例1的主题可以可选地包括：其中将第一开口转换成第二开口包括使光致抗蚀剂层膨出从而第二开口尺寸小于第一开口尺寸。
在示例6中，示例5的主题可以可选地包括：其中对栅极层进行结构化是通过第二开口尺寸来控制的，并且形成本体区是通过第一开口尺寸来控制的。
在示例7中，示例5或示例6的主题可以可选地进一步包括：在栅极层上形成硬掩模；根据第二开口尺寸来结构化硬掩模；以及通过使用结构化的硬掩模来结构化栅极层。
在示例8中，示例1的主题可以可选地包括：其中在辅助层中形成第二开口包括：在栅极层上形成硬掩模；根据第一开口尺寸来结构化硬掩模以提供硬掩模开口；在结构化的硬掩模和硬掩模开口上方形成间隔物层；以及除了间隔物层的在硬掩模开口的侧壁处的壁部分之外，移除间隔物层，以将第一开口尺寸缩窄至第二开口尺寸。
在示例9中，任何前述示例的主题可以可选地包括：其中通过掺杂剂注入在半导体衬底中形成本体区是在半导体衬底上形成电介质层之后执行的。
在示例10中，任何前述示例的主题可以可选地包括在本体区中形成第一掺杂类型的源极区，其中在本体区中注入的掺杂剂是第二掺杂类型的。
在示例11中，示例10的主题可以可选地包括在本体区中形成第二掺杂类型的低电阻区，低电阻区邻接源极电极。
在示例12中，示例10或示例11的主题可以可选地包括在半导体衬底中形成第一掺杂类型的漂移区；以及形成邻接漂移区的漏极区。
示例13是一种横向晶体管，包括：半导体衬底；通过掺杂剂注入形成在半导体衬底中的本体区，本体区具有横向边界；布置在半导体衬底上的电介质层；布置在电介质层上的结构化的栅极层，其中结构化的栅极层在半导体衬底中的本体区的横向边界和结构化的栅极层的栅极边缘之间的区带中与本体区重叠；其中本体区的横向边界是通过掺杂剂注入限定的边界。
在示例14中，示例13的主题可以可选地包括：其中区带的长度在80 nm和140 nm之间。
在示例15中，示例13或示例14的主题可以可选地包括：其中半导体衬底中的本体区的下边界具有台阶状外廓，其中台阶状外廓的长度对应于区带的长度。
在示例16中，示例13至示例15中的任何一项的主题可以可选地进一步包括：其中电介质层包括在覆盖本体区的区中的注入损伤。
在示例17中，示例13至示例16中的任何一项的主题可以可选地包括：其中区带形成晶体管的沟道。
在示例18中，示例13至示例17中的任何一项的主题可以可选地包括形成在本体区中的源极区，其中源极区是第一掺杂类型的，并且在本体区中注入的掺杂剂是第二掺杂类型的。
在示例19中，示例13至示例18中的任何一项的主题可以可选地包括在本体区中的第二掺杂类型的低电阻区，低电阻区邻接源极电极。
在示例20中，示例13至示例19中的任何一项的主题可以可选地包括在半导体衬底中的第一掺杂类型的漂移区；以及与漂移区邻接的漏极区。
虽然已经在此图示和描述了具体的实施例，但是本领域普通技术人员将领会的是，在不脱离本发明的范围的情况下各种各样的替换和/或等同的实现可以代替所示出和描述的具体实施例。本申请意图覆盖在此讨论的具体实施例的任何适配或变化。因此意图的是本发明仅受权利要求及其等同物限制。

Claims (20)

1.一种制造横向晶体管的方法，所述方法包括：
提供半导体衬底；
在半导体衬底上形成电介质层；
在电介质层上形成栅极层；
在栅极层上施加光致抗蚀剂层；
通过平版印刷对光致抗蚀剂层进行开口，以在光致抗蚀剂层中形成第一开口尺寸的第一开口；
将第一开口转换成第二开口尺寸的第二开口，第二开口被形成在光致抗蚀剂层中或者被形成在辅助层中；
通过掺杂剂注入在半导体衬底中形成本体区；以及
结构化栅极层以形成栅极边缘；
其中结构化的栅极层和本体区之间的重叠是通过第一开口尺寸和第二开口尺寸之间的偏移来控制的。
2.根据权利要求1所述的方法，其中将第一开口转换成第二开口包括修整光致抗蚀剂层从而第二开口尺寸大于第一开口尺寸。
3.根据权利要求1或2所述的方法，其中对栅极层进行结构化是通过第一开口尺寸来控制的，并且形成本体区是通过第二开口尺寸来控制的。
4.根据前述权利要求之一所述的方法，进一步包括：
在栅极层上形成硬掩模；
根据第一开口尺寸来结构化硬掩模；以及
通过使用结构化的硬掩模来结构化栅极层。
5.根据权利要求1所述的方法，其中将第一开口转换成第二开口包括使光致抗蚀剂层膨出从而第二开口尺寸小于第一开口尺寸。
6.根据权利要求5所述的方法，其中对栅极层进行结构化是通过第二开口尺寸来控制的，并且形成本体区是通过第一开口尺寸来控制的。
7.根据权利要求5或6之一所述的方法，进一步包括：
在栅极层上形成硬掩模；
根据第二开口尺寸来结构化硬掩模；以及
通过使用结构化的硬掩模来结构化栅极层。
8.根据权利要求1所述的方法，其中在辅助层中形成第二开口包括：
在栅极层上形成硬掩模；
根据第一开口尺寸来结构化硬掩模以提供硬掩模开口；
在结构化的硬掩模和硬掩模开口上方形成间隔物层；以及
除了间隔物层的在硬掩模开口的侧壁处的壁部分之外，移除间隔物层，以将第一开口尺寸缩窄至第二开口尺寸。
9.根据前述权利要求之一所述的方法，其中通过掺杂剂注入在半导体衬底中形成本体区是在半导体衬底上形成电介质层之后执行的。
10.根据前述权利要求之一所述的方法，进一步包括：
在本体区中形成第一掺杂类型的源极区，其中在本体区中注入的掺杂剂是第二掺杂类型的。
11.根据权利要求10所述的方法，进一步包括：
在本体区中形成第二掺杂类型的低电阻区，低电阻区邻接源极电极。
12.根据权利要求10或11所述的方法，进一步包括：
在半导体衬底中形成第一掺杂类型的漂移区；以及
形成邻接漂移区的漏极区。
13.一种横向晶体管，包括：
半导体衬底；
通过掺杂剂注入形成在半导体衬底中的本体区，本体区具有横向边界；
布置在半导体衬底上的电介质层；
布置在电介质层上的结构化的栅极层，其中结构化的栅极层在半导体衬底中的本体区的横向边界和结构化的栅极层的栅极边缘之间的区带中与本体区重叠；其中
本体区的横向边界是通过掺杂剂注入限定的边界。
14.根据权利要求13所述的横向晶体管，其中区带的长度在80 nm和140 nm之间。
15.根据权利要求13或14所述的横向晶体管，其中半导体衬底中的本体区的下边界具有台阶状外廓，其中台阶状外廓的长度对应于区带的长度。
16.根据权利要求13至15之一所述的横向晶体管，其中电介质层包括在覆盖本体区的区中的注入损伤。
17.根据权利要求13至16之一所述的横向晶体管，其中区带形成晶体管的沟道。
18.根据权利要求13至17之一所述的横向晶体管，进一步包括：
形成在本体区中的源极区，其中源极区是第一掺杂类型的，并且在本体区中注入的掺杂剂是第二掺杂类型的。
19.根据权利要求18所述的横向晶体管，进一步包括：
第二掺杂类型的低电阻区，其邻接本体区中的源极区。
20.根据权利要求18或19所述的横向晶体管，进一步包括：
在半导体衬底中的漏极区；以及
第一掺杂类型的漂移区，其被布置在半导体衬底中的漏极区之上。
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