CN113867963A - 一种电子设备及处理方法 - Google Patents

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Abstract

本申请公开一种电子设备及处理方法，本申请为电子设备的第一处理器对应设置有用于由第一处理器访问的第一内存部件，为第二处理器对应设置有用于由第二处理器访问的第二内存部件，且第一处理器在满足第一条件的情况下占用第二内存部件的至少部分空间，和/或，第二处理器在满足第二条件的情况下占用第一内存部件的至少部分空间。也就是说，第一处理器、第二处理器不仅能够使用为其自身设置的内存部件，还能基于条件使用其他处理器的内存部件，从而，在未额外增加物理内存部件的情况下，提升了处理器的数据处理性能，达到了尽可能在低空间占用前提下保证/提升设备性能的目的。

Description

一种电子设备及处理方法
技术领域
本申请属于计算机技术领域，尤其涉及一种电子设备及处理方法。
背景技术
目前，超薄性能(slim performance)电子设备如超薄笔记本很受用户欢迎，由于属于轻薄类型，因此设备部件的设计会局限于***尺寸，要求尽可能在低空间占用情况下保证或提升设备性能。申请人发现，目前的电子设备尤其是轻薄型设备的部件设计不够优化，因此，提供一种低空间占用并能保证/提升性能的设备设计方案于本领域来说非常必要。
发明内容
为此，本申请公开如下技术方案：
一种电子设备，包括：
第一处理器和第二处理器；
为所述第一处理器对应设置的用于由第一处理器进行数据访问的第一内存部件；
为所述第二处理器对应设置的用于由第二处理器进行数据访问的第二内存部件；
其中，所述第一处理器在满足第一条件的情况下，占用所述第二内存部件的至少部分空间；和/或，所述第二处理器在满足第二条件的情况下，占用所述第一内存部件的至少部分空间。
可选的，所述第一处理器为中央处理器，所述第二处理器为图形处理器；所述第一内存部件为电子设备的主内存；所述第二内存部件为显存。
可选的，所述图形处理器和所述中央处理器集成为一体；所述主内存包括第一主内存和第二主内存；所述电子设备还包括内存控制器和显存控制器；
所述第二条件为负载条件，所述图形处理器在满足所述负载条件时，占用所述第二主内存；所述图形处理器在占用所述第二主内存时，具体用于：
通过所述内存控制器对所述第二主内存进行数据访问；
所述第一处理器在对所述第一内存部件进行数据访问时，具体用于：
通过所述内存控制器对所述第一主内存进行数据访问。
可选的，所述图形处理器在对所述显存进行数据访问，和/或对所述第二主内存进行数据访问时，具体用于：
若所述图形处理器处于第一负载状态，所述图形处理器通过所述内存控制器对所述第二主内存进行数据访问；
若所述图形处理器处于第二负载状态，所述图形处理器通过所述显存控制器对所述显存进行数据访问；
若所述图形处理器处于第三负载状态，所述图形处理器通过所述显存控制器对所述显存进行数据访问，并通过所述内存控制器对所述第二主内存进行数据访问；
其中，所述图形处理器在所述第一负载状态、第二负载状态、第三负载状态下的负载量依次提升；所述负载条件包括：所述图形处理器处于所述第一负载状态或所述第三负载状态。
可选的，所述图形处理器和所述中央处理器集成为一体；所述主内存部件包括第三主内存和第四主内存；所述电子设备还包括内存控制器和显存控制器，所述内存控制器包括第一内存控制器和第二内存控制器；
所述第二条件为负载条件，所述图形处理器在满足所述负载条件时，占用所述第四主内存；所述图形处理器在占用所述第四主内存时，具体用于：
通过所述第二内存控制器对所述第四主内存进行数据访问；
所述中央处理器，在对所述第一内存部件进行数据访问时，具体用于：
通过所述第一内存控制器对所述第三主内存进行数据访问；和/或，通过所述第二内存控制器对所述第四主内存进行数据访问。
可选的，所述中央处理器在通过所述第一内存控制器对所述第三主内存进行数据访问；和/或，通过所述第二内存控制器对所述第四主内存进行数据访问时，具体用于：
若所述中央处理器处于第四负载状态，所述中央处理器通过所述第一内存控制器对所述第三主内存进行数据访问；
若所述中央处理器处于第五负载状态，所述中央处理器通过所述第一内存控制器对所述第三主内存进行数据访问，并通过所述第二内存控制器对所述第四主内存进行数据访问；
所述中央处理器在所述第四负载状态下的负载量低于在所述第五负载状态下的负载量。
可选的，所述图形处理器，在对所述显存进行数据访问，和/或对所述第四主内存进行数据访问时，具体用于：
若所述图形处理器处于第六负载状态，所述图形处理器通过所述显存控制器对所述显存进行数据访问；
若所述图形处理器处于第七负载状态，所述图形处理器通过所述显存控制器对所述显存进行数据访问，并通过所述第二内存控制器对所述第四主内存进行数据访问；
所述图形处理器在所述第六负载状态下的负载量低于在所述第七负载状态下的负载量；所述负载条件包括：所述图形处理器处于所述第七负载状态。
可选的，所述图形处理器和所述中央处理器未集成为一体；所述电子设备还包括内存控制器、显存控制器、嵌入式控制器和通路切换器；所述第一条件包括：电子设备处于第二模式；
其中，所述嵌入式控制器与所述中央处理器和所述通路切换器相连，并通过所述通路切换器连接至所述显存控制器；所述通路切换器与所述中央处理器、所述图形处理器和所述显卡控制器相连，用于在所述中央处理器与所述图形处理器间的第一通信通路和所述中央处理器与所述显卡控制器间的第二通信通路之间进行通路切换；
在第一模式下，所述嵌入式控制器通过所述通路切换器控制所述第一通信通路接通，所述第二通信通路断开；在所述第二模式下，所述嵌入式控制器通过所述通路切换器控制所述第二通信通路接通，所述第一通信通路断开；
所述第一模式下所述中央处理器的内存容量要求低于所述第二模式下所述中央处理器的内存容量要求。
可选的，所述中央处理器，在对所述主内存进行数据访问，和/或对所述显存进行数据访问时，具体用于：
在所述第一模式下，所述中央处理器通过所述内存控制器对所述主内存进行数据访问；
在所述第二模式下，所述中央处理器通过所述内存控制器对所述主内存进行数据访问，并能通过所述显存控制器对所述显存进行数据访问；
所述图形处理器，在对所述显存部件进行数据访问时，具体用于：
在所述第一模式下，所述图形处理器通过所述显存控制器对所述显存进行数据访问；
在所述第二模式下，所述图形处理器处于非工作状态。
一种处理方法，应用于电子设备，所述电子设备包括第一处理器和第二处理器，以及为所述第一处理器对应设置的用于由第一处理器进行数据访问的第一内存部件，和为所述第二处理器对应设置的用于由第二处理器进行数据访问的第二内存部件；
所述方法包括：
响应于所述第一处理器满足第一条件，所述第一处理器占用所述第二内存部件的至少部分空间；
和/或，响应于所述第二处理器满足第二条件，所述第二处理器占用所述第一内存部件的至少部分空间。
由以上方案可知，本申请公开的电子设备及处理方法，为电子设备的第一处理器对应设置有用于由第一处理器访问的第一内存部件，为第二处理器对应设置有用于由第二处理器访问的第二内存部件，且第一处理器在满足第一条件的情况下占用第二内存部件的至少部分空间，和/或，第二处理器在满足第二条件的情况下占用第一内存部件的至少部分空间。也就是说，第一处理器、第二处理器不仅能够使用为其自身设置的内存部件，还能基于条件使用其他处理器的内存部件，从而，在未额外增加物理内存部件的情况下，提升了处理器的数据处理性能，达到了尽可能在低空间占用前提下保证/提升设备性能的目的。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1是本申请提供的电子设备的一种组成结构图；
图2是本申请提供的基于第一种集显架构的电子设备组成结构图；
图3是本申请提供的第一种集显架构下电子设备组成结构的一个示例；
图4是本申请提供的第一种集显架构下图形处理器对内存部件的使用模式示例；
图5是本申请提供的第一种集显架构下监控GPU负载状态并基于GPU负载状态按相应模式访问对应的内存部件的示意图；
图6是本申请提供的基于第二种集显架构的电子设备组成结构图；
图7是本申请提供的第二种集显架构下电子设备组成结构的一个示例；
图8是本申请提供的第二种集显架构下图形处理器/中央处理器对内存部件的使用模式示例；
图9是本申请提供的第二种集显架构下监控GPU/CPU负载状态并基于GPU/CPU负载状态按相应模式访问对应的内存部件的示意图；
图10是本申请提供的基于独显架构的电子设备组成结构图；
图11是本申请提供的独显架构下电子设备组成结构的一个示例
图12是本申请提供的处理方法的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
为尽可能在低空间占用情况下保证/提升设备性能，本申请实施例提供一种电子设备及处理方法，主要通过优化电子设备不同处理器(如，中央处理器、图形处理器)的内存组件设计及访问功能，达到尽可能在低空间占用前提下保证/提升设备性能的目的。
本申请实施例公开的电子设备，可以是众多通用或专用的计算装置环境或配置下的设备，例如：个人计算机、服务器计算机、手持设备或便携式设备、平板型设备、多处理器装置等等。尤其是在电子设备为轻薄型产品(如，笔记本电脑)的情况下，本申请方案更能凸显其优势。
本申请实施例公开的电子设备的组成结构如图1所示，具体包括：
第一处理器10和第二处理器20；
为第一处理器10对应设置的用于由第一处理器10进行数据访问的第一内存部件30；
为第二处理器20对应设置的用于由第二处理器20进行数据访问的第二内存部件40；
其中，第一处理器10在满足第一条件的情况下，占用第二内存部件40的至少部分空间；和/或，第二处理器20在满足第二条件的情况下，占用第一内存部件30的至少部分空间。
第一处理器10可以是中央处理器(Central Processing Unit，CPU)，第二处理器20可以是图形处理器(Graphics Processing Unit，GPU)。但不限于此，例如，第一处理器10和第二处理器20还可以分别为电子设备中的不同CPU，实施中，可根据实际需求灵活设定第一处理器10和第二处理器20的处理器类型。
针对第一处理器10、第二处理器20分别为中央处理器、图形处理器的情况，第一内存部件30相应可以是电子设备的主内存(或称“主存”)，第二内存部件40相应可以是电子设备的显存。其中，主内存为中央处理器的专属内存部件，能够由中央处理器对其进行数据读、写访问；显存为图形处理器(显卡核心)的专属内存部件，能够由图形处理器对其进行数据读、写访问。
另外，本申请实施例中，第一处理器10在满足第一条件的情况下，占用第二内存部件40的至少部分空间；和/或，第二处理器20在满足第二条件的情况下，占用第一内存部件30的至少部分空间，以此使得在不额外增添物理内存部件的情况下，提升第一处理器10和/或第二处理器20的数据处理性能。
其中，第一条件可以是用于表征第一处理器10/第一内存部件的相应负载/使用状态的负载条件，具体的，比如，第一条件为“第一处理器的资源占用率达到某阈值”这一表征第一处理器10处于重载状态的条件等；相类似，第二条件可以是用于表征第二处理器20/第二内存部件的相应负载/使用状态的负载条件，如，第二条件为“第二处理器的资源占用率达到某阈值”这一表征第二处理器20处于重载状态的条件等。
第一处理器10占用第二内存部件40的至少部分空间，可以是指，第一处理器10占用第二内存部件40的全部或部分空间；第二处理器20占用第一内存部件30的至少部分空间，可以是指，第二处理器20占用第一内存部件30的全部或部分空间，并不限制。
且，第一处理器10在满足第一条件的情况下，占用第二内存部件40的至少部分空间，可以是指，第一处理器10在满足第一条件的情况下既占用第一内存部件30的内存空间又占用第二内存部件40的至少部分空间，或者，第一处理器10在满足第一条件的情况下仅占用第二内存部件40的至少部分空间；相类似，第二处理器20在满足第二条件的情况下，占用第一内存部件30的至少部分空间，可以是指，第二处理器20在满足第二条件的情况下既占用第二内存部件40的内存空间又占用第一内存部件30的至少部分空间，或者，第二处理器20在满足第二条件的情况下仅占用第一内存部件30的至少部分空间，对此同样不做限制。
由以上方案可知，本申请公开的电子设备，为电子设备的第一处理器对应设置有用于由第一处理器访问的第一内存部件，为第二处理器对应设置有用于由第二处理器访问的第二内存部件，且第一处理器在满足第一条件的情况下占用第二内存部件的至少部分空间，和/或，第二处理器在满足第二条件的情况下占用第一内存部件的至少部分空间。也就是说，第一处理器、第二处理器不仅能够使用为其自身设置的内存部件，还能基于条件使用其他处理器的内存部件，从而，在未额外增加物理内存部件的情况下，提升了处理器的数据处理性能，达到了尽可能在低空间占用前提下保证/提升设备性能的目的。
在一实施例中，参见图2提供的电子设备组成结构，电子设备的第一处理器和第二处理器分别为中央处理器11和图形处理器21，第一内存部件和第二内存部件分别为主内存31和显存41，且中央处理器和图形处理器集成为一体，也即，本实施例采用集显(集成显卡)方式进行显卡设计，并提出了新的集显架构。
本实施中的图形处理器相应为iGPU(integrated Graphics Processing Unit，集成显示核心)。
本实施例主要通过对电子设备的主内存进行设计，使图形处理器在满足第二条件的情况下能够占用电子设备主内存的部分空间，并同时为集显方式下的图形处理器iGPU设置外置显存，来提升集显方式下的图形处理器iGPU的数据处理性能。
如图3提供的集显架构示例，在本实施例的集显架构中，具体将中央处理器CPU和图形处理器iGPU设置在同一SOC(System on Chip，***级芯片)上，并同时为图形处理器iGPU对应设置外部显存，即，本实施例的集显架构中iGPU拥有独立的外置显存(区别于现有技术中集显共享CPU的内存，未拥有独立的外置显存的设计)，具体如图2中所示的L2 GPUVRAM(Video RAM，影像随机接达记忆器)。
结合参见图2，电子设备的主内存31进一步被划分为用于供中央处理器进行数据访问的第一主内存311和用于供图形处理器iGPU进行数据访问的第二主内存312，以便于在图形处理器满足第二条件的情况下能够占用该第二主内存。
电子设备还包括设置于中央处理器(为整体CPU，区别于CPU核心)内的内存控制器51和设置于图形处理器(为整体GPU即集显，区别于集显核心)内的显存控制器61，
其中，第一主内存311具体如图3中所示的CPU RAM(Random Access Memory，随机存取存储器)，第二主内存312具体如图3中所示的L2 GPU VRAM。内存控制器51和显存控制器61分别如图3中所示的CPU MC(Memory Controller，内存控制器)和VRAM MC。其中，图形处理器在占用第二主内存时，具体通过内存控制器对第二主内存进行数据访问，第一处理器在对电子设备的主内存进行数据访问时具体通过内存控制器对主内存中的第一主内存进行数据访问。也就是说，本实施例将电子设备主内存中的一部分空间(第二主内存)划分出去供图形处理器使用，而剩余的部分(第一主内存)则仍由中央处理器使用。
第二主内存的内存空间大小可以大于、小于或等于显存的内存空间大小，两者内存空间大小的大小关系并不限定；且，第二主内存与显存的类型可以相同或不同，类型相同时，内存控制器与显存控制器分别采用相同的访问频率对内存、显存进行访问，类型不同时，内存控制器与显存控制器分别采用不同的访问频率对第二主内存、显存进行访问。
优选的，第二主内存的空间大小低于显存的空间大小，且第二主内存的访问频率低于显存的访问频率，使得图形处理器以对显存的使用为主，对第二主内存的使用为辅。基于该实施方式，本实施例依据预定策略，控制图形处理器的使用模式，使图形处理器在不同模式下，分别对显存和第二主内存中的相应内存部件进行数据访问，具体如下：
11)若图形处理器处于第一负载状态，图形处理器通过内存控制器对第二主内存进行数据访问。
12)若图形处理器处于第二负载状态，图形处理器通过显存控制器对显存进行数据访问。
13)若图形处理器处于第三负载状态，图形处理器通过显存控制器对显存进行数据访问，并通过内存控制器对第二主内存进行数据访问。
其中，图形处理器在上述的第一负载状态、第二负载状态、第三负载状态下的负载量依次提升。示例性的，第一负载状态、第二负载状态、第三负载状态可以分别为图形处理器的轻载、重载和极重载状态。
在第一负载状态如轻载状态下，图形处理器不访问显存，针对该情况，参见图4，本实施例控制显存处于非工作状态，如控制显存进入self-refresh(自刷新)模式等，在第二负载状态如重载状态下，图形处理器不访问第二主内存，相类似，针对该情况控制第二主内存处于非工作状态，如控制第二主内存进入self-refresh模式等，以节约能耗，提升电子设备电池的续航时间。在第三负载状态如极重载状态下，通过使图形处理器同时占用显存和第二主内存来保证图形处理器在该极重载状态下的数据处理性能。
实施中，作为一种可选实施方式，可通过检测图形处理器的资源占用率并根据预先设置的不同状态(轻载、重载、超重载)与占用率区间的不同对应关系，确定图形处理器的当前负载状态，进而在图形处理器按与当前负载状态匹配的使用模式对对应的内存部件(显存和/或第二主内存)进行数据访问。
在另一实施方式中，如图5所示，可即时检测电子设备上所安装的各个应用的状态(启动、运行、关闭)，识别电子设备中处于运行状态的各个应用，并根据预先确定的电子设备上所安装的各个应用运行时对图形处理器资源的占用情况(如，重度GPU占用、轻度GPU占用)，判定处于运行状态的各个应用对图形处理器的资源占用会导致图形处理器处于哪种负载状态，进而在图形处理器按与当前负载状态匹配的使用模式对对应的内存部件(显存和/或第二主内存)进行数据访问。
本实施例中，作为第二处理器的图形处理器，在占用第一内存部件的至少部分空间(即，第二主内存)时，需要满足的第二条件为负载条件，该负载条件包括：
图形处理器处于上述的第一负载状态；
或图形处理器处于上述的第三负载状态。
其中，在图形处理器处于第一负载状态时，仅使用第二主内存；在图形处理器处于第三负载状态时，既使用显存又使用第二主内存。
本实施例通过按集显方式将图形处理器和中央处理器集成为一体，并为集显方式下的图形处理器设置外置显存，充分利用了集显方式的空间优势及独显方式(现有技术中仅针对独显，才为其设置外置显存)的高处理性能优势，在节约空间占用的前提下大幅度提升了集成显卡的性能；并且通过基于图形处理器的负载状态，使图形处理器分别按不同使用模式对外置显存及部分主内存(第二主内存)中的相应内存部件进行使用，在提升集成显卡性能的同时兼顾了电子设备的电池续航(battery life)，节约了能耗，提升了电子设备电池的续航时间。
接下来本申请在另一实施例提供集显(集成显卡)方式的另一集显架构，即本实施例中，电子设备的第一处理器和第二处理器同样分别为中央处理器和图形处理器，如图6中的中央处理器12和图形处理器22，第一内存部件和第二内存部件相应同样分别为主内存和显存，如图6中的主内存32和显存42，且电子设备中的图形处理器和中央处理器同样集成为一体。
本实施例主要通过对电子设备的主内存及内存控制器进行设计，使图形处理器在满足第二条件的情况下能够占用电子设备主内存的部分空间，并同时为集显方式下的图形处理器设置外置显存，来提升集显方式下的图形处理器的数据处理性能。
参见图7提供的集显架构示例，在本实施例的集显架构中，同样将中央处理器CPU和集成显卡IGPU设置在同一SOC，并同时为集成显卡iGPU对应设置外部显存，即，本实施例的集显架构中iGPU同样拥有独立的外置显存，具体如图7中所示的GPU VRAM。
本实施例中，电子设备的主内存进一步被划分为用于供中央处理器进行数据访问的第三主内存321和用于供图形处理器iGPU和中央处理器进行数据访问的第四主内存322。其中，第三主内存具体如图7中所示的CPU RAM，第四主内存具体如图7中所示的DynamicDRAM or VRAM。
电子设备同样还包括内存控制器和显存控制器，如图6中的内存控制器52和显存控制器62，其中，显存控制器设置于图形处理器内部，与上一实施例相区别，本实施例中，将中央处理器的专用内存控制器从中央处理器内部分离到中央处理器外部，即，本实施例中内存控制器设置于中央处理外部，并将设置于中央处理器外部的内存控制器进一步划分为第一内存控制器521和第二内存控制器522，第一内存控制器、第二内存控制器及图形处理器分别如图7中所示的CPU MC(MC1)、Dynamic MC(MC3)和GPU MC(MC2)。
其中，作为第二处理器的图形处理器在满足第二条件的情况下占用的第一内存部件的至少部分空间，具体为第四主内存的内存空间，图形处理器在占用第四主内存时，具体用于：通过第二内存控制器对第四主内存进行数据访问。
中央处理器，在对第一内存部件进行数据访问时，具体用于：通过第一内存控制器对第三主内存进行数据访问，和/或，通过第二内存控制器对第四主内存进行数据访问。
与上一实施例中将电子设备主内存中的第二主内存固定划分为供图形处理器使用不同，本实施例中，在将电子设备的主内存划分为第三主内存和第四主内存后，第四主内存是动态的，可以被中央处理器使用，也可以被图形处理器使用，第二内存控制器相应也是动态的，同样可以被中央处理器及图形处理器使用，第四主内存/第二内存控制器在某个时间节点被哪个处理器使用，具体视中央处理器和图形处理器的实际负载状态而定。
第四主内存的内存空间大小可以大于、小于或等于显存的内存空间大小，两者内存空间大小的大小关系并不限定；且，第四主内存与显存的类型可以相同或不同，类型相同时，第二主内存控制器与显存控制器分别采用相同的访问频率对第四主内存、显存进行访问，类型不同时，第二内存控制器与显存控制器分别采用不同的访问频率对第四主内存、显存进行访问。
本实施例依据预定策略，控制图形处理器及中央处理器的使用模式，使图形处理器在不同模式下，分别对显存和第四主内存中的相应内存部件进行数据访问，以及使中央处理器在不同模式下，分别对第三主内存和第四主内存中的相应内存部件进行数据访问。
其中，具体可依据以下策略，控制中央处理器的使用模式，使中央处理器在不同模式下，分别对第三主内存和第四主内存中的相应内存部件进行数据访问：
21)若中央处理器处于第四负载状态，中央处理器通过第一内存控制器对第三主内存进行数据访问；
22)若中央处理器处于第五负载状态，中央处理器通过第一内存控制器对第三主内存进行数据访问，并通过第二内存控制器对第四主内存进行数据访问；
中央处理器在第四负载状态下的负载量低于在第五负载状态下的负载量。示例性的，第四负载状态、第五负载状态可以分别为中央处理器的轻载和重载状态。
同时，可依据以下策略，控制图形处理器的使用模式，使图形处理器在不同模式下，分别对显存和第四主内存中的相应内存部件进行数据访问：
31)若图形处理器处于第六负载状态，图形处理器通过显存控制器对显存进行数据访问；
32)若图形处理器处于第七负载状态，图形处理器通过显存控制器对显存进行数据访问，并通过第二内存控制器对第四主内存进行数据访问；
图形处理器在第六负载状态下的负载量低于在第七负载状态下的负载量；示例性的，第六负载状态、第七负载状态可以分别为图形处理器的轻载和重载状态。
基于中央处理器和图形处理器的上述使用模式，在图7的集显架构中，参见图8所示，iGPU/CPU具体对应以下的使用模式：
41)在CPU处于重载状态时，CPU通过MC1访问CPU RAM，并通过MC3访问DynamicDRAM or VRAM，该情况下Dynamic DRAM or VRAM被CPU占用，GPU通过MC2访问GPU VRAM；
42)在GPU处于重载状态时，GPU通过MC2访问GPU VRAM，并通过MC3访问DynamicDRAM or VRAM，该情况下Dynamic DRAM or VRAM被GPU占用，CPU通过MC1访问CPU RAM；
43)在CPU处于轻载状态时，CPU通过MC1访问CPU RAM；
44)在GPU处于轻载状态时，GPU通过MC2访问GPU VRAM。
需要说明的是，若中央处理器、图形处理器同时处于重载状态，可基于进一步的策略，判定将第四主内存(如，Dynamic DRAM or VRAM)分配给哪个处理器使用，如，在两种处理器均处于重载状态时，直接将第四主内存分配给中央处理器，或者，将第四主内存分配给重载程度更高的处理器使用等。
相类似，本实施例中，同样可通过检测图形处理器/中央处理器的资源占用率并根据预先设置的不同状态(轻载、重载)与占用率区间的不同对应关系，确定图形处理器/中央处理器的当前负载状态，进而在图形处理器/中央处理器按与当前负载状态匹配的使用模式对对应的内存部件(显存、第三主内存、第四主内存)进行数据访问。
或者，在另一实施方式中，如图9所示，可即时检测电子设备上所安装的各个应用的状态(启动、运行、关闭)，识别电子设备中处于运行状态的各个应用，并根据预先确定的电子设备上所安装的各应用运行时对中央处理器/图形处理器资源的占用情况(如，重度GPU占用、轻度GPU占用)，判定处于运行状态的各个应用对中央处理器/图形处理器的资源占用会导致中央处理器/图形处理器处于哪种负载状态，进而在中央处理器/图形处理器按与当前负载状态匹配的使用模式对对应的内存部件(显存、第三主内存、第四主内存)进行数据访问。
本实施例中，作为第二处理器的图形处理器，在占用第一内存部件的至少部分空间(即，第四主内存)时，需要满足的第二条件为负载条件，该负载条件可以是指：图形处理器处于上述的第七负载状态。
其中，在图形处理器处于第七负载状态时，图形处理器具体使用显存及第四主内存。
本实施例通过按集显方式将图形处理器和中央处理器集成为一体，并为集显方式下的图形处理器设置外置显存，充分利用了集显方式的空间优势及独显方式(现有技术中仅针对独显，才为其设置外置显存)的高处理性能优势，在节约空间占用的前提下大幅度提升了集成显卡的性能；并且通过基于图形处理器的负载状态，使图形处理器分别按不同使用模式对外置显存及部分主内存(第四主内存)中的相应内存部件进行使用，在提升集成显卡性能的同时兼顾了电子设备的电池续航(battery life)，节约了能耗，提升了电子设备电池的续航时间；另外，本实施例将第四主内存控制为动态模式，使得在具体的时间节点可基于中央处理器、图形处理器的实际负载状态，被中央处理器或图形处理器占用，进一步提升了对内存部件的使用灵活性，在固定数量内存部件的前提下，提升了中央处理器及图形处理器的处理性能。
在一实施例中，电子设备中的图形处理器和中央处理器未集成为一体，也即，本实施例采用独显(独立显卡)方式进行显卡设计，并提出了新的独显架构。本实施例中的图形处理器相应为dGPU(discrete Graphics Orocessing Unit，独立图形处理器)。
本实施例将电子设备划分为UMA(Unified Memory Access，统一内存访问)模式和dGPU模式，其中，UMA模式为电子设备的***主要使用CPU性能、对主内存的使用要求极高的模式，如用户运行的APP需要极限CPU性能的模式；DGPU模式则为***对图形处理器dGPU有一定要求能正常使用dGPU的模式。
针对上述两种模式，本实施例通过重新定义一种CPU/dGPU架构，并配合***的硬、软件设计，对UMA模式下的***内存容量进行扩展，以极大化的发挥CPU的性能。
本实施例的独显架构除了包括图1所示的各组成部分即分别作为第一处理器和第二处理器的中央处理器和图形处理器dGPU、分别作为第一内存部件和第二内存部件的主内存和显存，还包括内存控制器和显存控制器，分别参见图10所示的中央处理器13、图形处理器23、主内存33和显存43、内存控制器53和显存控制器63。
其中，中央处理器能够通过内存控制器对主内存进行数据访问，图形处理器dGPU能够通过显存控制器对显存进行数据访问。参见图11提供的本实施例独显架构的一个示例，其中，主内存和显存分别为CPU RAM、GPU VRAM，内存控制器和显存控制器分别为CPUMC、dGPU MC。
除此之外，本实施例中，电子设备还包括嵌入式控制器(Embedded Controller，EC)70和通路切换器80，分别如图11的独显架构示例中所示的EC和PCIE Mux Unit，其中：
嵌入式控制器与中央处理器和通路切换器相连，并通过通路切换器连接至显存控制器；
通路切换器与中央处理器、图形处理器和显卡控制器相连，用于在中央处理器与图形处理器间的第一通信通路和中央处理器与显卡控制器间的第二通信通路之间进行通路切换。
且在第一模式下，嵌入式控制器通过通路切换器控制中央处理器与图形处理器间的第一通信通路接通，中央处理器与显卡控制器间的第二通信通路断开；在第二模式下，嵌入式控制器通过通路切换器控制中央处理器与显卡控制器间第二通信通路接通，中央处理器与图形处理器间第一通信通路断开；
第一模式下中央处理器的内存容量要求低于第二模式下中央处理器的内存容量要求。第一模式具体可以是dGPU模式，第二模式具体可以是UMA模式。
在dGPU模式下，嵌入式控制器通过通路切换器控制第一通信通路接通、第二通信通路断开，图形处理器dGPU处于正常工作状态，通过显存控制器对显存进行数据访问，中央处理器则通过内存控制器对主内存进行数据访问。而在UMA模式下，嵌入式控制器通过通路切换器控制第二通信通路接通、第一通信通路断开，dGPU处于非工作状态，中央处理器与显存控制器之间的信号接通，中央处理器既能够通过内存控制器访问主内存，又能够通过显存控制器访问显存，该模式下，***的主内存及显存分别作为中央处理器的主要内存和辅助内存使用，实现将图形处理器dGPU的显存扩展为中央处理器的内存。
另外，本实施例的电子设备还包括桥接部件及两个供电单元，分别如图11的独显架构示例中所示的桥接部件PCIE to MC bridge、及供电单元VR1和FBVDD VR，其中，桥接部件连接于通路切换器和显存控制器之间，用于进行通路切换器和显存控制器间的信号转换，两个供电单元中的一个供电单元(如VR1)连接于嵌入式控制器和通路切换器、桥接部件之间，用于在嵌入式控制器的使能下，向通路切换器、桥接部件供电，另一个供电单元(如FBVDD VR)连接于嵌入式控制器和显存控制器、显存之间，用于在嵌入式控制器的使能下，向显存控制器和显存供电。
基于本实施例的独显架构，当***主要使用CPU性能、对主内存的使用要求较高如***用户运行的APP需要极限CPU性能时，用户可进入BIOS(Basic Input Output System，基本输入输出***)通过BIOS将***设定为UMA模式，或由***基于监控到***主内存的容量使用率达到进入UMA模式对应所需的设定阈值这一事件，进入BIOS并通过BIOS将***设定为UMA模式，之后在***引导(Boot)阶段，BIOS将***的当前模式为UMA模式通知到EC(本质是由运行BIOS代码的CPU芯片通知EC)，EC响应于该通知信息，使能通路切换器及桥接部件的供电单元向通路切换器及桥接部件供电，并通过GPIO(General Purpose InputOutput，通用输入/输出)等信号形式控制通路切换器从第一通信通路切换到第二通信通路，以实现dGPU模式向UMA模式的切换，在UMA模式下，图形处理器dGPU处于off状态(非工作状态)，CPU与显存控制器之间的信号接通，相应使得CPU既能够通过内存控制器访问主内存，又能够通过显存控制器访问显存，实现将显存扩展为CPU的内存使用。
可选的，UMA模式下，将***主内存和显存分别设定为CPU的主要内存和辅助内存，且设备***实时监控主内存的容量使用率，当监控到主内存的容量使用率超过需启用辅助内存的设定阈值时，自动启用显存作为辅助内存并使CPU通过显存控制器对显存进行数据访问，实现对CPU内存容量的扩展，当监控到内存(主内存+显存)的容量使用率低于需关闭辅助内存的设定阈值时，自动关闭辅助内存。
当监控到主内存的容量使用率低于需结束UMA模式的设定阈值时，BIOS将dGPU模式的模式信息通知EC(本质是由运行BIOS代码的CPU芯片通知EC)，EC通过GPIO等信号形式控制通路切换器从第二通信通路切换至第一通信通路，即控制第二通信通路断开、第一通信通路接通，并在完成切换后关闭用于向通路切换器和桥接部件供电的供电单元VR1。
需要说明的是，实施中，在切换至UMA模式时，不限于上述将dGPD控制为非工作状态(off)的实现方式，作为另一种实现方式，在通路切换器控制第二通信通路接通时，还可以维持第一通信通路的连通状态，并控制CPU通过显存控制器占用显存的一部分空间，而剩余的显存空间仍由图形处理器dGPU占用。该实施方式中，在进入UMA模式需将显存扩展为CPU的内存使用时，可通过OS(Operating System，操作***)或BIOS将扩展的显存大小或比例等信息通知给显存控制器，显存控制器基于通知信息，将一定大小或比例的显存空间扩展为CPU的内存供CPU使用，而剩余的显存空间仍归图形处理器dGPU使用。
也就是说，在将显存扩展为CPU的内存使用时，可以将全部或部分显存空间扩展为CPU的内存，在此不做限制。
本实施例中，作为第一处理器的CPU占用显存的至少部分空间时，需满足的第一条件，可以是指负载条件或模式条件，负载条件具体可以包括：***主内存的资源使用率达到需占用显存空间的相应阈值，模式条件具体可以包括：电子设备处于第二模式(如UMA模式)。
本实施例通过重新定义一种独显模式下的CPU/DGPU架构，并配合***的硬、软件设计，对UMA模式下的***内存容量进行扩展，极大化的发挥了CPU的性能，在无需为设备增添物理内存部件的情况下，满足了***对极限CPU性能的使用需求。
另外，本申请实施例还公开一种处理方法，该方法适用于上述任一实施例提供的电子设备，即本申请所公开的方法所适用的电子设备，至少包括第一处理器和第二处理器，以及为第一处理器对应设置的用于由第一处理器进行数据访问的第一内存部件，和为第二处理器对应设置的用于由第二处理器进行数据访问的第二内存部件。
参见图12提供的处理方法的流程图，本实施例公开的处理方法包括以下步骤中的任意一种或多种：
步骤1201、响应于第一处理器满足第一条件，第一处理器占用第二内存部件的至少部分空间；
步骤1202、响应于第二处理器满足第二条件，第二处理器占用第一内存部件的至少部分空间。
示例性的，第一处理器和第二处理器分别为电子设备的中央处理器和图形处理器，第一内存部件和第二内存部件分别为电子设备的主内存和显存。
本实施例的方法可适用于上文实施例提供的两种集显结构及一种独显架构中任一架构下的电子设备。
其中，步骤1201中，响应于第一处理器满足第一条件，第一处理器占用第二内存部件的至少部分空间，具体可以但不限于包括：针对上述的独显架构，中央处理器在处于UMA模式下，占用全部或部分显存空间；步骤1202中，响应于第二处理器满足第二条件，第二处理器占用第一内存部件的至少部分空间，具体可以但不限于包括：针对上述的两种集显架构，图形处理器在处于上文所述的第一负载状态、第三负载状态或第七负载状态时，占用部分主内存空间。
在相应架构下，第一处理器、第二处理器不仅能够使用为其自身设置的内存部件，还能基于条件使用其他处理器的内存部件的处理过程，具体可参见上文各设备实施例的说明，这里不再赘述。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
为了描述的方便，描述以上***或装置时以功能分为各种模块或单元分别描述。当然，在实施本申请时可以把各单元的功能在同一个或多个软件和/或硬件中实现。
通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到本申请可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例或者实施例的某些部分所述的方法。
最后，还需要说明的是，在本文中，诸如第一、第二、第三和第四等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (10)

1.一种电子设备，包括：
第一处理器和第二处理器；
为所述第一处理器对应设置的用于由第一处理器进行数据访问的第一内存部件；
为所述第二处理器对应设置的用于由第二处理器进行数据访问的第二内存部件；
其中，所述第一处理器在满足第一条件的情况下，占用所述第二内存部件的至少部分空间；和/或，所述第二处理器在满足第二条件的情况下，占用所述第一内存部件的至少部分空间。
2.根据权利要求1所述的方法，所述第一处理器为中央处理器，所述第二处理器为图形处理器；所述第一内存部件为电子设备的主内存；所述第二内存部件为显存。
3.根据权利要求2所述的电子设备，所述图形处理器和所述中央处理器集成为一体；所述主内存包括第一主内存和第二主内存；所述电子设备还包括内存控制器和显存控制器；
所述第二条件为负载条件，所述图形处理器在满足所述负载条件时，占用所述第二主内存；所述图形处理器在占用所述第二主内存时，具体用于：
通过所述内存控制器对所述第二主内存进行数据访问；
所述第一处理器在对所述第一内存部件进行数据访问时，具体用于：
通过所述内存控制器对所述第一主内存进行数据访问。
4.根据权利要求3所述的电子设备，所述图形处理器在对所述显存进行数据访问，和/或对所述第二主内存进行数据访问时，具体用于：
若所述图形处理器处于第一负载状态，所述图形处理器通过所述内存控制器对所述第二主内存进行数据访问；
若所述图形处理器处于第二负载状态，所述图形处理器通过所述显存控制器对所述显存进行数据访问；
若所述图形处理器处于第三负载状态，所述图形处理器通过所述显存控制器对所述显存进行数据访问，并通过所述内存控制器对所述第二主内存进行数据访问；
其中，所述图形处理器在所述第一负载状态、第二负载状态、第三负载状态下的负载量依次提升；所述负载条件包括：所述图形处理器处于所述第一负载状态或所述第三负载状态。
5.根据权利要求2所述的方法，所述图形处理器和所述中央处理器集成为一体；所述主内存部件包括第三主内存和第四主内存；所述电子设备还包括内存控制器和显存控制器，所述内存控制器包括第一内存控制器和第二内存控制器；
所述第二条件为负载条件，所述图形处理器在满足所述负载条件时，占用所述第四主内存；所述图形处理器在占用所述第四主内存时，具体用于：
通过所述第二内存控制器对所述第四主内存进行数据访问；
所述中央处理器，在对所述第一内存部件进行数据访问时，具体用于：
通过所述第一内存控制器对所述第三主内存进行数据访问；和/或，通过所述第二内存控制器对所述第四主内存进行数据访问。
6.根据权利要求5所述的电子设备，所述中央处理器在通过所述第一内存控制器对所述第三主内存进行数据访问；和/或，通过所述第二内存控制器对所述第四主内存进行数据访问时，具体用于：
若所述中央处理器处于第四负载状态，所述中央处理器通过所述第一内存控制器对所述第三主内存进行数据访问；
若所述中央处理器处于第五负载状态，所述中央处理器通过所述第一内存控制器对所述第三主内存进行数据访问，并通过所述第二内存控制器对所述第四主内存进行数据访问；
所述中央处理器在所述第四负载状态下的负载量低于在所述第五负载状态下的负载量。
7.根据权利要求5所述的电子设备，所述图形处理器，在对所述显存进行数据访问，和/或对所述第四主内存进行数据访问时，具体用于：
若所述图形处理器处于第六负载状态，所述图形处理器通过所述显存控制器对所述显存进行数据访问；
若所述图形处理器处于第七负载状态，所述图形处理器通过所述显存控制器对所述显存进行数据访问，并通过所述第二内存控制器对所述第四主内存进行数据访问；
所述图形处理器在所述第六负载状态下的负载量低于在所述第七负载状态下的负载量；所述负载条件包括：所述图形处理器处于所述第七负载状态。
8.根据权利要求2所述的电子设备，所述图形处理器和所述中央处理器未集成为一体；所述电子设备还包括内存控制器、显存控制器、嵌入式控制器和通路切换器；所述第一条件包括：电子设备处于第二模式；
其中，所述嵌入式控制器与所述中央处理器和所述通路切换器相连，并通过所述通路切换器连接至所述显存控制器；所述通路切换器与所述中央处理器、所述图形处理器和所述显卡控制器相连，用于在所述中央处理器与所述图形处理器间的第一通信通路和所述中央处理器与所述显卡控制器间的第二通信通路之间进行通路切换；
在第一模式下，所述嵌入式控制器通过所述通路切换器控制所述第一通信通路接通，所述第二通信通路断开；在所述第二模式下，所述嵌入式控制器通过所述通路切换器控制所述第二通信通路接通，所述第一通信通路断开；
所述第一模式下所述中央处理器的内存容量要求低于所述第二模式下所述中央处理器的内存容量要求。
9.根据权利要求8所述的电子设备，所述中央处理器，在对所述主内存进行数据访问，和/或对所述显存进行数据访问时，具体用于：
在所述第一模式下，所述中央处理器通过所述内存控制器对所述主内存进行数据访问；
在所述第二模式下，所述中央处理器通过所述内存控制器对所述主内存进行数据访问，并能通过所述显存控制器对所述显存进行数据访问；
所述图形处理器，在对所述显存部件进行数据访问时，具体用于：
在所述第一模式下，所述图形处理器通过所述显存控制器对所述显存进行数据访问；
在所述第二模式下，所述图形处理器处于非工作状态。
10.一种处理方法，应用于电子设备，所述电子设备包括第一处理器和第二处理器，以及为所述第一处理器对应设置的用于由第一处理器进行数据访问的第一内存部件，和为所述第二处理器对应设置的用于由第二处理器进行数据访问的第二内存部件；
所述方法包括：
响应于所述第一处理器满足第一条件，所述第一处理器占用所述第二内存部件的至少部分空间；
和/或，响应于所述第二处理器满足第二条件，所述第二处理器占用所述第一内存部件的至少部分空间。
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SE01 Entry into force of request for substantive examination
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