CN113823684A - 基于盖帽层和背势垒层的双异质结hemt器件及其制备方法 - Google Patents

基于盖帽层和背势垒层的双异质结hemt器件及其制备方法 Download PDF

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Abstract

本发明公开了一种基于盖帽层和背势垒层的双异质结HEMT器件及其制备方法，包括：在第一衬底上进行离子注入，形成第二衬底；在第二衬底上形成键合中间层，并将β‑Ga2O3转印到键合中间层上，形成异质结衬底；在异质结衬底的上表面生长缓冲层；在缓冲层的上表面形成背势垒层；在背势垒层的上表面依次生长次势垒层、第一掺杂层、第一异质结层、量子阱层、第二异质结层、第二掺杂层以及主势垒层；在主势垒层的上表面两侧进行离子注入，形成源极欧姆接触区以及漏极欧姆接触区；形成源极、漏极；在主势垒层的两侧生长盖帽层；在盖帽层以及主势垒层的上表面生长氧化层，并在氧化层的上表面生长介质层；在介质层上形成栅极；在介质层的上表面生长钝化层。

Description

基于盖帽层和背势垒层的双异质结HEMT器件及其制备方法
技术领域
本发明属于半导体技术领域，具体涉及一种基于盖帽层和背势垒层的双异质结HEMT器件及其制备方法。
背景技术
β-Ga2O3作为新一代的半导体材料，由于β-Ga2O3的超禁带宽度、理论击穿电场强度均高于SiC和GaN，且在耐高温、耐高压以及抗辐照能力等方面均优于SiC和GaN，因此，β-Ga2O3被认为适用于制备下一代功率器件，例如二极管和场效应晶体管等。
然而，在应用于高功率或高频时，β-Ga2O3衬底存在电子传输速率不足、热导率偏低等问题，导致自热效应严重，极大影响了高电子迁移率晶体管(High Electron MobilityTransistor，HEMT)器件性能。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于盖帽层和背势垒层的双异质结HEMT器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明第一实施例提供了一种基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，包括：
提供第一衬底，并在所述第一衬底的上表面进行离子注入，形成第二衬底；
在所述第二衬底的上表面形成键合中间层，并将β-Ga2O3转印到所述键合中间层的上表面，对β-Ga2O3层进行减薄，形成异质结衬底；
在所述异质结衬底的上表面生长一层β-Ga2O3，作为缓冲层；
在所述缓冲层的上表面形成背势垒层；
在所述背势垒层的上表面依次生长次势垒层、第一掺杂层、第一异质结层、量子阱层、第二异质结层、第二掺杂层以及主势垒层；
在所述主势垒层的上表面两侧进行离子注入，形成源极欧姆接触区以及漏极欧姆接触区；所述源极欧姆接触区以及所述漏极欧姆接触区延伸至所述缓冲层；
在所述源极欧姆接触区上形成源极，在所述漏极欧姆接触区上形成漏极；
在所述主势垒层的上表面两侧生长盖帽层；
在所述盖帽层以及所述主势垒层的上表面生长氧化层，并在所述氧化层的上表面生长介质层；
在所述介质层上形成栅极，并用与所述介质层材料相同的材料覆盖所述栅极；
在所述介质层的上表面生长钝化层，并刻蚀所述介质层以及所述钝化层的两侧，以露出所述源极以及所述漏极的至少一部分上表面。
可选的，所述氧化层的材料包括HfO2、HfxAl1-xO、HfxSi1-xO、HfxZr1-xO、La2O3或者ZrO2，所述氧化层的厚度为20nm～30nm。
可选的，所述第一衬底的材料包括：β-Ga2O3、Si、SiC或者蓝宝石。
可选的，所述将β-Ga2O3转印到所述键合中间层的上表面，对β-Ga2O3层进行减薄，形成异质结衬底，包括：
将厚度为300nm～800nm的β-Ga2O3转印到所述键合中间层的上表面；
利用刻蚀工艺将β-Ga2O3层减薄至小于100nm，形成异质结衬底。
可选的，形成所述缓冲层的工艺包括：
在氧等离子体的氛围下，利用分子束外延生长工艺生长100nm～500nm的β-Ga2O3，作为缓冲层。
可选的，所述背势垒层的厚度为5nm～15nm，所述背势垒层的材料包括：石墨烯、β-(AlxGa1-x)2O3或者β-(InxGa1-x)2O3，其中，x的取值范围为0.4～0.5。
可选的，所述次势垒层以及所述主势垒层的材料包括β-(AlxGa1-x)2O3，x的取值范围为0.1～0.5，生长温度范围为700℃～750℃；
所述第一异质结层以及所述第二异质结层的材料包括：β-Ga2O3以及β-(AlxGa1-x)2O3，生长温度范围为700℃～750℃；
所述第一掺杂层以及所述第二掺杂层的掺杂材料包括硅掺杂，生长温度范围为870℃～900℃。
可选的，形成所述源极欧姆接触区或者所述漏极欧姆接触区的工艺包括：
对所述主势垒层的上表面两侧进行离子注入，注入的离子包括硅、锡或者锗，注入角度的范围为0°～90°，注入能量为20keV～300keV，注入剂量为1×1014cm-3～1×1015cm-3；
在氖气或者氩气的气体氛围下进行30min～60min的退火，退火的温度范围为900℃～1050℃，形成的所述源极欧姆接触区或者所述漏极欧姆接触区的掺杂浓度大于1×1019cm-3。
可选的，所述介质层的厚度为80nm～120nm，所述介质层的材料包括：BaTiO3、SrTiO3、LaMnO3、KTaO3或者BiFeO3。
本发明第二实施例还提供了一种基于盖帽层和背势垒层的双异质结HEMT器件，包括：
自下而上依次形成的异质结衬底、缓冲层、背势垒层、次势垒层、第一掺杂层、第一异质结层、量子阱层、第二异质结层、第二掺杂层以及主势垒层；所述异质结衬底、所述缓冲层以及所述背势垒层的长度相同，所述次势垒层、所述第一掺杂层、所述第一异质结层、所述量子阱层、所述第二异质结层、所述第二掺杂层以及所述主势垒层的长度相同，且所述异质结衬底的长度大于所述次势垒层；其中，所述异质结衬底包括自下而上依次形成的第一衬底、第二衬底、键合中间层以及β-Ga2O3层；
所述源极欧姆接触区以及所述漏极欧姆接触区，位于所述主势垒层的两侧，并延伸至所述背势垒层；
源极，位于所述源极欧姆接触区的上表面；
漏极，位于所述漏极欧姆接触区的上表面；
盖帽层，位于所述主势垒层中，
氧化层，位于所述主势垒层上，且覆盖所述盖帽层；
介质层以及钝化层，自下而上依次位于所述氧化层上，且覆盖部分所述源极以及所述漏极的至少一部分上表面；
栅极，位于所述介质层中，且靠近所述源极。
与现有技术相比，本发明提供的技术方案具有以下优点：
本发明提供的一种基于盖帽层和背势垒层的双异质结HEMT器件及其制备方法，异质结衬底采用β-Ga2O3双异质结结构，提高了器件的电子传输速率和沟道迁移率，进而改善器件工作电流。本发明的方案能够实现β-Ga2O3衬底的异质集成，改善了器件的热耗散、工作温度以及制备成本，抑制自热效应，提高器件高温可靠性。利用背势垒层和盖帽层能够提高器件的射频性能，并改善小幅提高截止频率，提供功率增益，且降低漏电。
另外，采用氧化层和介质层构成的复合钝化层结构能够改善器件内部电场分布，进而缓解电场集中效应，提高击穿电压。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1～图15为本发明第一实施例提供的一种基于盖帽层和背势垒层的双异质结HEMT器件的制备方法各步骤对应的结构示意图；
图16为本发明第一实施例提供的一种基于盖帽层和背势垒层的双异质结HEMT器件的俯视图；
图17～图22为本发明第一实施例提供的一种基于盖帽层和背势垒层的双异质结HEMT器件的制备方法中使用的光刻板。
具体实施方式
为了改善器件的高温可靠性，本发明实施例提供了一种基于盖帽层和背势垒层的双异质结HEMT器件及其制备方法，以下将结合附图对本实施例提供的方案进行详细说明。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明第一实施例提供了一种基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，参见图1～图22，图1～图15为本发明第一实施例提供的一种基于盖帽层和背势垒层的双异质结HEMT器件的制备方法各步骤对应的结构示意图，图16为本发明第一实施例提供的一种基于盖帽层和背势垒层的双异质结HEMT器件的俯视图，图17～图22为本发明第一实施例提供的一种基于盖帽层和背势垒层的双异质结HEMT器件的制备方法中使用的光刻板，包括以下步骤：
步骤一，参见图1，提供第一衬底101a，并在第一衬底101a的上表面进行离子注入，形成第二衬底101b。
其中，第一衬底101a的材料可以包括β-Ga2O3，厚度为200μm～600μm，大小可为1英寸～6英寸。
在对第一衬底101a的上表面进行离子注入之前，还需要对第一衬底101a进行预处理清洗。
首先，对第一衬底101a进行有机清洗，可以包括以下步骤：
第一步，使用甲醇浸泡3min。
第二步，使用丙酮浸泡3min。
第三步，使用甲醇浸泡3min。
第四步，利用去离子水冲洗3min。
第五步，利用流动去离子水清洗5min。
其次，对第一衬底101a进行酸清洗，可以包括以下步骤：
第一步，使用去离子水浸泡，并加热到90℃。
第二步，配制SPM溶液，并在SPM溶液中浸泡5min，其中，SPM溶液为用去离子水、30％过氧化氢溶液以及96％浓硫酸溶液以1:1:4的比例配制而成。或者，配制Piranha溶液，并在Piranha溶液中浸泡1min，其中，Piranha溶液为用30％过氧化氢溶液和98％浓硫酸溶液以1:3的比例配制而成。
第三步，利用去离子水浸泡，并加热到90℃，之后冷却到室温。
步骤二，参见图2～图4，在第二衬底101b的上表面形成键合中间层101c；并将β-Ga2O3转印到键合中间层101c的上表面，对β-Ga2O3层101d进行减薄，形成异质结衬底101。
其中，继续参见图2，第一衬底101a、第二衬底101b以及键合中间层101c共同构成异质衬底。
本发明实施例中，利用智能剥离技术将β-Ga2O3转印到键合中间层101c的上表面。智能剥离技术的具体工艺步骤参见现有技术，在此不再赘述。
本发明实施例中，可以利用刻蚀工艺对β-Ga2O3层101d进行减薄，具体工艺将在后续进行详细介绍。
形成异质结衬底101之后，还包括：采用等离子体打胶机在氧等离子体的作用下进行5min～20min的离子轰击，达到清洁异质结衬底101的表面杂质的目的。其中，采用等离子体轰击的功率范围可以为200W～400W。
在另一种实施方式中，还可以采用步骤一中的清洗工艺结合酸碱溶液进行清洗。
步骤三，参见图5，在异质结衬底101的上表面生长一层β-Ga2O3，作为缓冲层102。
可选的，缓冲层102为非故意掺杂的β-Ga2O3层。
步骤四，参见图6，在缓冲层102的上表面生长背势垒层100。
背势垒层100的厚度为5nm～15nm，背势垒层100的材料包括：石墨烯、β-(AlxGa1-x)2O3或者β-(InxGa1-x)2O3，其中，x的取值范围为0.4～0.5。
步骤五，参见图7，在背势垒层100的上表面依次生长次势垒层103、第一掺杂层104、第一异质结层105、量子阱层106、第二异质结层107、第二掺杂层108以及主势垒层109。
具体的，生长顺序可以包括以下步骤：
步骤1，在缓冲层102的上表面采用氧等离子辅助分子束外延生长(MolecularBeam Epitaxy，MBE)工艺生长4nm～5nm的β-(AlxGa1-x)2O3层，形成次势垒层103。
步骤2，在次势垒层103的上表面利用Si delta-doping掺杂工艺生长生长1.8s～2s的Si掺层，形成2nm～3nm的第一掺杂层104。
步骤3，在第一掺杂层104的上表面生长4nm～5nm的β-(AlxGa1-x)2O3层，形成第一异质结层105。
步骤4，在第一异质结层105的上表面生长3nm的β-Ga2O3量子阱层，形成量子阱层106。
步骤5，在量子阱层106的上表面生长3nm～5nmβ-(AlxGa1-x)2O3层，形成第二异质结层107。
步骤6，在第二异质结层107的上表面利用Si delta-doping掺杂工艺生长3s的Si掺层，形成第二掺杂层108。
步骤7，在第二掺杂层108的上表面生长一定厚度的β-(AlxGa1-x)2O3势垒层，形成主势垒层109。
其中，β-(AlxGa1-x)2O3层和β-Ga2O3层的生长温度为700℃～750℃，Si掺层的生长温度为870℃～900℃。
MBE工艺可通过调节Al源通量来控制薄膜Al组分x，Al组分x的范围在0.1～0.5，Al组分效果与β-(AlxGa1-x)2O3势垒层厚度有关。具体的，厚度在15nm～30nm时以组分x为0.17最佳，厚度在40nm～60nm时以组分x为0.25最佳，厚度在5nm～10nm时以组分x为0.1～0.15最佳。势垒层厚度的选择会明显影响器件阈值电压，薄势垒层有利于实现增强型器件。在上述条件下，器件能够实现较大的二维电子气浓度和沟道迁移率，进而改善器件性能。
步骤六，参见图8以及图17，在主势垒层109的上表面两侧进行离子注入，形成源极欧姆接触区111以及漏极欧姆接触区112；源极欧姆接触区111以及漏极欧姆接触区112延伸至缓冲层102。
利用如图17所示的光刻板在镂空区域进行离子注入，形成源极欧姆接触区111以及漏极欧姆接触区112。
步骤七，参见图9以及图18，在源极欧姆接触区111上形成源极121，在漏极欧姆接触区112上形成漏极122。
源极121、漏极122或者栅极123的材料包括金、铝、钛、锡、锗以及铟中的任意两种材料。
利用如图18所示的光刻板通过磁控溅射工艺生长源极121以及漏极122，并进行快速热退火，以形成欧姆接触。其中，磁控溅射包括物理气相沉积或分子束蒸发工艺。
溅射靶材选用质量比纯度大于99.99％的金和钛，以质量百分比纯度为99.999％的氩气作为溅射气体通入溅射腔。在溅射之前，用纯氩气对磁控溅射设备腔体清洗5min后，进行抽真空。在真空度为6×10-4Pa～1.3×10-3Pa、氩气流量为20cm3/s～30cm3/s、靶材基距为10cm、工作功率为20W～100W的条件下，制备源极121和漏极122，其中金电极厚度为100nm～300nm。溅射完成后进行快速热退火，在氮气或氩气环境下，温度范围为450℃～500℃，退火30s～2min，形成欧姆接触。
在一种可选的实施方式中，源极121或者漏极122的金属可选Au、Al、Ti等不同元素组成的2层结构。
在另一种可选的实施方式中，在半导体层及金属层间***5nm～20nm的透明氧化物薄膜(TCO)，如ITO、FTO、AZO等，源极121或者漏极122可选用Al、Ti、Ni、Ag、Pt等金属替代。其中，Au、Ag、Pt的化学性质稳定；Al、Ti、Ni成本低。
优选的，Ti/Au结构或者***TCO***层可以降低接触电阻，提高工作电流。
步骤八，参见图10以及图19，在主势垒层109的上表面两侧生长盖帽层131。
利用如图19所示的光刻板通过射频磁控溅射室温生长10nm的盖帽层131。
溅射靶材选用质量比纯度大于99.9％的NiO，以质量百分比纯度为99.999％的氩气作为溅射气体通入溅射腔。在溅射之前，用纯氩气对磁控溅射设备腔体清洗5min后，进行抽真空。在真空度为1×10-4Pa～2×10-3Pa、氩气流量为20cm3/s～30cm3/s、靶材基距为15cm、工作射频功率为40W～80W的条件下，制备盖帽层131。
步骤九，参见图11～图12，在盖帽层131以及主势垒层109的上表面生长氧化层132，并在氧化层132的上表面生长介质层133。
其中，氧化层132的材料包括三氧化二铝，厚度为10nm～20nm。
参见图11，采用等离子体增强型原子层沉积工艺(Atomic Layer Deposition，ALD)生长10nm～20nm的Al2O3，生长温度为175℃～250℃，以三甲基铝和O2为反映前驱，N2或Ar为惰性载气,，生长氧化层132。
需要注意的是，生长氧化层132的过程中，在源极121和漏极122上也生长有氧化层132，在生长介质层133之前需要利用如图18所示的光刻板将源极121以及漏极122上的氧化层132进行刻蚀。
步骤十，参见图13以及图20，在介质层133上形成栅极123，并用与介质层133材料相同的材料覆盖栅极123。
利用如图20所示的光刻板通过磁控溅射工艺生长Ti/Pt金属栅极123。
其中，栅极123的厚度可以为200nm～300nm，栅极123的材料可以选择Au、Al、Ti、Ni、Pt、Cr等元素组成的2～4层结构，其中第一层采用2nm～4nm的Ti或Cr可以提高金属的粘附性，其余层选用高金属功函数的Au、Pt、Ni等元素，可以提高器件阈值电压。
另一种实施方式中，还可以选择P、As、Sb等元素重掺杂的多晶硅作为栅极123。
步骤十一，参见图14～图15以及图21，在介质层133的上表面生长钝化层134，并刻蚀介质层133以及钝化层134的两侧，以露出源极121以及漏极122的至少一部分上表面。
采用等离子体增强型CVD工艺生长表面钝化层134，钝化层134的材料包括SiO2，厚度为200nm～500nm。
生长钝化层134后，利用如图21所示的光刻板，通过感应耦合等离子体刻蚀(Inductively Couple Plasma Etch，ICP)工艺或者反应离子刻蚀(Reactive IonEtching，RIE)工艺去除源极121以及漏极122上的部分介质层以及钝化层134，得到如图15所示的器件结构。
在制备完源极121、漏极122以及栅极123后，还包括：在步骤十一形成的结构上，利用如图22所示的光刻板采用分子束蒸发工艺生长0.5μm～2μm的金属互连层，其中金属互连层的材料包括Au或Al，形成金属互连层后结构的俯视图如图16所示。
本发明第一实施例提供的一种基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，异质结衬底采用β-Ga2O3双异质结结构，提高了器件的电子传输速率和沟道迁移率，进而改善器件工作电流。本发明的方案能够实现β-Ga2O3衬底的异质集成，改善了器件的热耗散、工作温度以及制备成本，抑制自热效应，提高器件高温可靠性。利用背势垒层和盖帽层能够提高器件的射频性能，并改善小幅提高截止频率，提供功率增益，且降低漏电。
优选的，氧化层132的材料包括HfO2、HfxAl1-xO、HfxSi1-xO、HfxZr1-xO、La2O3或者ZrO2，氧化层132的厚度为20nm～30nm。
其中，HfO2、HfxAl1-xO(x的取值范围为0.2～0.3)、HfxSi1-xO(x的取值范围为0.3～0.4)、HfxZr1-xO(x的取值范围为0.5～0.7)、La2O3或者ZrO2等材料均为高介电常数的材料，介电常数>20。
利用ALD工艺生长氧化层132，生长温度为650℃～750℃。
可以理解的是，氧化层选择高介电常数的材料能够提高器件栅控能力，降低栅漏电。另外，采用氧化层和介质层构成的复合钝化层结构能够改善器件内部电场分布，进而缓解电场集中效应，大幅提高击穿电压。
本发明实施例中，第一衬底101a的材料包括：β-Ga2O3、Si、SiC或者蓝宝石。
优选的，第一衬底101a的材料选用β-Ga2O3。由于β-Ga2O3的禁带宽度为4.7eV～4.9eV，理论击穿电场为8MV/cm，远远超过SiC以及GaN的禁带宽度和理论击穿电场，能够有效的改善该双栅器件的器件性能，并且相对于SiC、GaN衬底，β-Ga2O3的价格低廉。
本发明实施例中，在第一衬底101a的上表面进行离子注入的工艺，注入离子包括氦、铁或者镁，注入角度为7°。
离子注入的注入角度为7°有利于后续异质衬底的键合。
本发明实施例中，形成键合中间层101c的工艺可以包括：利用ALD工艺形成键合中间层101c，并进行退火使得注入离子迁移、积累以利于后续的剥离。
在一种可选的实施方式中，形成键合中间层101c的工艺还可以包括：利用Ar离子轰击形成键合中间层101c，并进行退火使得注入离子迁移、积累以利于后续的剥离。
其中，键合中间层101c的材料包括三氧化二铝，键合中间层101c的厚度为5nm～30nm。
本发明实施例中，形成异质结衬底101，可以包括以下步骤：
步骤1，将厚度为300nm～800nm的β-Ga2O3转印到键合中间层101c的上表面。
其中，形成以下几种SOI结构晶圆：β-Ga2O3/Al2O3/Si、β-Ga2O3/Al2O3/4H-SiC、β-Ga2O3/Al2O3/6H-SiC、β-Ga2O3/Al2O3/3C-SiC、β-Ga2O3/Al2O3/Diamond、β-Ga2O3/4H-SiC、β-Ga2O3/6H-SiC、β-Ga2O3/3C-SiC、β-Ga2O3/Al2O3/c-Sapphire以及β-Ga2O3/c-Sapphire等。
可以理解的是，选用Si衬底或c-sapphire衬底可以降低器件的制备成本；sapphire衬底还能降低剥离导致的薄膜损伤，进而改善器件的稳定性；SiC衬底、Diamond衬底可以提高器件的散热能力，抑制自热效应，提高器件工作温度和高温可靠性。
步骤2，利用刻蚀工艺将β-Ga2O3层101d减薄至小于100nm，形成异质结衬底101。
其中，β-Ga2O3层101d的厚度可以通过光学椭偏法进行测试。
可选的，可以利用ICP工艺、RIE工艺或者化学机械抛光(Chemical MechanicalPolishing，CMP)工艺对β-Ga2O3层101d进行刻蚀。
具体的，ICP刻蚀或RIE刻蚀的刻蚀条件为：质量百分比纯度为99.999％的Cl2、BCl3、Ar、Cl2/BCl3、Cl2/Ar/BCl3等不同混合气体氛围，混合比例分别为35:5，25:15，20:20，15:20，ICP功率为300W～900W，RF功率为15W～100W，刻蚀温度可选为室温～80℃。湿法刻蚀工艺的刻蚀条件为：室温条件下，10％～50％HF(室温)；或者60℃条件下，40％～70％HNO3；或者80℃条件下，80％～85％H3PO4；或者95℃条件下，254nmHg灯紫外光照KOH等不同溶液。
在上述的刻蚀条件下，可以稳定、均匀的刻蚀β-Ga2O3。
本发明实施例中，形成缓冲层102的工艺可以包括：
在氧等离子体的氛围下，利用MBE工艺生长100nm～500nm的β-Ga2O3，作为缓冲层102。
可选的，生长工艺还可以用低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)、金属氧化物化学气相沉积(Metal-Organic Chemical VaporDeposition，MOCVD)或者脉冲激光沉积(Pulsed laser deposition，PLD)进行替代。
上述工艺均采用氧气和氩气的混合气体氛围，MBE工艺的生长温度为650℃～800℃，CVD工艺的生长温度为700℃～800℃，并以金属镓为镓源，PLD工艺的生长温度为500℃～800℃。
本发明实施例中，背势垒层100的材料包括：石墨烯、β-(AlxGa1-x)2O3或者β-(InxGa1-x)2O3。
在一种实施方式中，利用智能剥离技术将5nm～15nm的蓝宝石转印到缓冲层102的上表面，形成背势垒层100。
在另一种实施方式中，利用MBE工艺生长富Al(In)组分的β-(AlxGa1-x)2O3或β-(InxGa1-x)2O3，其中x的取值范围为0.4-0.5，形成背势垒层100。
本发明实施例中，次势垒层以及主势垒层的材料包括β-(AlxGa1-x)2O3，x的取值范围为0.1～0.5，生长温度范围为700℃～750℃。
第一异质结层以及第二异质结层的材料包括：β-Ga2O3以及β-(AlxGa1-x)2O3，生长温度范围为700℃～750℃。
第一掺杂层以及第二掺杂层的掺杂材料包括硅掺杂，生长温度范围为870℃～900℃。
本发明实施例中，形成源极欧姆接触区111或者漏极欧姆接触区112的工艺可以包括以下步骤：
步骤1，对主势垒层109的上表面两侧进行离子注入，注入的离子包括硅、锡或者锗，注入角度的范围为0°～90°，注入能量为20keV～300keV，注入剂量为1×1014cm-3～1×1015cm-3。
步骤2，在氖气或者氩气的气体氛围下进行30min～60min的退火，退火的温度范围为900℃～1050℃，形成的源极欧姆接触区111或者漏极欧姆接触区112的掺杂浓度大于1×1019cm-3。
本发明实施例中，介质层133的厚度为80nm～120nm，介质层133的材料包括：BaTiO3、SrTiO3、LaMnO3、KTaO3或者BiFeO3。
其中，介质层133材料的介电常数大于40。
具体的，采用射频磁控溅射生长80nm～120nm的介质层133，生长温度为650℃～750℃。
溅射靶材选用质量比纯度大于99.9％的BaTiO3，以质量百分比纯度为99.999％的氩气作为溅射气体通入溅射腔。在溅射之前，用纯氩气对磁控溅射设备腔体清洗5min后，进行抽真空。在真空度为1×10-4Pa～2×10-3Pa、氩气流量为20cm3/s～30cm3/s、靶材基距为20cm、工作射频功率为50W～100W的条件下，制备介质层133。
本发明实施例中，钝化层134的材料还可以包括Si3N4或者低介电常数介质层/聚合物层双层结构。其中，低介电常数介质可以包括SiO2或者Si3N4，聚合物层采用表面旋涂工艺结合150℃～200℃凝固定型或PVD工艺制备，可选高抗冲聚苯乙烯(HIPS)、聚三氟氯乙烯(PCTFE)、聚甲基丙烯酸甲酯(PMMA)、氟化乙烯丙烯共聚物(FEP)、可溶性聚四氟乙烯(PFA)、聚四氟乙烯(PTFE)、聚4-甲基-1-戊烯(PMP)、高密度聚乙烯(HDPE)、低密度聚乙烯(LDPE)、线性低密度聚乙烯(LLDPE)、乙烯-醋酸乙烯共聚物(EVA)、苯乙烯丙烯腈(SAN)、乙烯三氟氯乙烯共聚物(ECTFE)或者乙烯-四氟乙烯共聚物(ETFE)等。
钝化层134为双层结构可以有效缓解器件表面空气击穿。
本发明第二实施例提供了一种基于盖帽层和背势垒层的双异质结HEMT器件，可以采用上述任一实施例提供的制备方法形成，参见图15以及图16，包括：
自下而上依次形成的异质结衬底101、缓冲层102、背势垒层、次势垒层103、第一掺杂层104、第一异质结层105、量子阱层106、第二异质结层107、第二掺杂层108以及主势垒层109；异质结衬底101、缓冲层102以及背势垒层的长度相同，次势垒层103、第一掺杂层104、第一异质结层105、量子阱层106、第二异质结层107、第二掺杂层108以及主势垒层109的长度相同，且异质结衬底101的长度大于次势垒层103；其中，异质结衬底101包括：自下而上依次形成的第一衬底101a、第二衬底101b、键合中间层101c以及β-Ga2O3层101d。
源极欧姆接触区111以及漏极欧姆接触区112，位于主势垒层109的两侧，并延伸至背势垒层。
源极121，位于源极欧姆接触区111的上表面。
漏极122，位于漏极欧姆接触区112的上表面。
盖帽131，位于主势垒层109中。
氧化层132，位于主势垒层109上，且覆盖盖帽层131。
介质层133以及钝化层134，自下而上依次位于氧化层上132，且覆盖部分源极121以及漏极122的至少一部分上表面。
栅极123，位于介质层133中，且靠近源极121。
可选的，第一衬底101a的材料可以包括β-Ga2O3、Si、SiC或者蓝宝石。
优选的，第一衬底101a的材料包括β-Ga2O3，厚度为200μm～600μm，大小可为1英寸～6英寸。
可选的，键合中间层101c的材料可以包括三氧化二铝，厚度为5nm～30nm。
可选的，β-Ga2O3层101d的厚度小于100nm。
可选的，缓冲层102的材料可以包括β-Ga2O3，厚度为4nm～5nm。
可选的，背势垒层100的材料可以包括：石墨烯、β-(AlxGa1-x)2O3或者β-(InxGa1-x)2O3，厚度为5nm～15nm。其中，x的取值范围为0.4～0.5。
可选的，次势垒层103的材料可以包括β-(AlxGa1-x)2O3，厚度为4nm～5nm，生长温度为700℃～750℃。其中，x的取值范围为0.1～0.5。
可选的，第一掺杂层104的材料可以包括硅掺杂，厚度为2nm～3nm，生长温度为870℃～900℃。
可选的，第一异质结层105的材料可以包括β-Ga2O3以及β-(AlxGa1-x)2O3，厚度为4nm～5nm，生长温度为700℃～750℃。
可选的，量子阱层106的材料可以包括β-Ga2O3，厚度为3nm，生长温度为700℃～750℃。
可选的，第二异质结层107的材料可以包括β-Ga2O3以及β-(AlxGa1-x)2O3，厚度为3nm～5nm，生长温度为700℃～750℃。
可选的，第二掺杂层108的材料可以包括硅掺杂，生长温度为870℃～900℃。
可选的，主势垒层109的材料可以包括β-(AlxGa1-x)2O3，生长温度为700℃～750℃。
可选的，源极欧姆接触区111或者漏极欧姆接触区112的掺杂浓度大于1×1019cm-3。
可选的，盖帽层131的材料可以包括NiO，厚度为10nm。
可选的，氧化层132的材料可以包括三氧化二铝，厚度为10nm～20nm，生长温度为175℃～250℃。
可选的，介质层133的材料包括：BaTiO3、SrTiO3、LaMnO3、KTaO3或者BiFeO3，厚度为80nm～120nm，生长温度为为650℃～750℃。
可选的，钝化层134的材料可以包括SiO2，厚度为200nm～500nm。
可选的，源极121、漏极122或者栅极123的材料可以包括金、铝、钛、锡、锗以及铟中的任意两种材料。
具体的，源极121或者漏极122的金属可选Au、Al、Ti等不同元素组成的2层结构。
在另一种可选的实施方式中，在半导体层及金属层间***5nm～20nm的透明氧化物薄膜(TCO)，如ITO、FTO、AZO等，源极121或者漏极122可选用Al、Ti、Ni、Ag、Pt等金属替代。其中，Au、Ag、Pt的化学性质稳定；Al、Ti、Ni成本低。
优选的，Ti/Au结构或者***TCO***层可以降低接触电阻，提高工作电流。
栅极123的厚度可以为200nm～300nm，栅极123的材料可以选择Au、Al、Ti、Ni、Pt、Cr等元素组成的2～4层结构，其中第一层采用2nm～4nm的Ti或Cr可以提高金属的粘附性，其余层选用高金属功函数的Au、Pt、Ni等元素，可以提高器件阈值电压。
另一种实施方式中，还可以选择P、As、Sb等元素重掺杂的多晶硅作为栅极123。
可选的，继续参见图16，还包括：金属互连层。
金属互连层与源极121、漏极122以及栅极123相连，金属互连层的材料可以包括Au或Al，厚度为0.5μm～2μm。
本发明第二实施例提供的一种基于盖帽层和背势垒层的双异质结HEMT器件，异质结衬底采用β-Ga2O3双异质结结构，提高了器件的电子传输速率和沟道迁移率，进而改善器件工作电流。本发明的方案能够实现β-Ga2O3衬底的异质集成，改善了器件的热耗散、工作温度以及制备成本，抑制自热效应，提高器件高温可靠性。利用背势垒层和盖帽层能够提高器件的射频性能，并改善小幅提高截止频率，提供功率增益，且降低漏电。
另外，采用氧化层和介质层构成的复合钝化层结构能够改善器件内部电场分布，进而缓解电场集中效应，大幅提高击穿电压。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，其特征在于，包括：
提供第一衬底，并在所述第一衬底的上表面进行离子注入，形成第二衬底；
在所述第二衬底的上表面形成键合中间层，并将β-Ga2O3转印到所述键合中间层的上表面，对β-Ga2O3层进行减薄，形成异质结衬底；
在所述异质结衬底的上表面生长一层β-Ga2O3，作为缓冲层；
在所述缓冲层的上表面形成背势垒层；
在所述背势垒层的上表面依次生长次势垒层、第一掺杂层、第一异质结层、量子阱层、第二异质结层、第二掺杂层以及主势垒层；
在所述主势垒层的上表面两侧进行离子注入，形成源极欧姆接触区以及漏极欧姆接触区；所述源极欧姆接触区以及所述漏极欧姆接触区延伸至所述缓冲层；
在所述源极欧姆接触区上形成源极，在所述漏极欧姆接触区上形成漏极；
在所述主势垒层的上表面两侧生长盖帽层；
在所述盖帽层以及所述主势垒层的上表面生长氧化层，并在所述氧化层的上表面生长介质层；
在所述介质层上形成栅极，并用与所述介质层材料相同的材料覆盖所述栅极；
在所述介质层的上表面生长钝化层，并刻蚀所述介质层以及所述钝化层的两侧，以露出所述源极以及所述漏极的至少一部分上表面。
2.根据权利要求1所述的基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，其特征在于，所述氧化层的材料包括HfO2、HfxAl1-xO、HfxSi1-xO、HfxZr1-xO、La2O3或者ZrO2，所述氧化层的厚度为20nm～30nm。
3.根据权利要求1所述的基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，其特征在于，所述第一衬底的材料包括：β-Ga2O3、Si、SiC或者蓝宝石。
4.根据权利要求1所述的基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，其特征在于，所述将β-Ga2O3转印到所述键合中间层的上表面，对β-Ga2O3层进行减薄，形成异质结衬底，包括：
将厚度为300nm～800nm的β-Ga2O3转印到所述键合中间层的上表面；
利用刻蚀工艺将β-Ga2O3层减薄至小于100nm，形成异质结衬底。
5.根据权利要求1所述的基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，其特征在于，形成所述缓冲层的工艺包括：
在氧等离子体的氛围下，利用分子束外延生长工艺生长100nm～500nm的β-Ga2O3，作为缓冲层。
6.根据权利要求1所述的基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，其特征在于，所述背势垒层的厚度为5nm～15nm，所述背势垒层的材料包括：石墨烯、β-(AlxGa1-x)2O3或者β-(InxGa1-x)2O3，其中，x的取值范围为0.4～0.5。
7.根据权利要求1所述的基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，其特征在于，
所述次势垒层以及所述主势垒层的材料包括β-(AlxGa1-x)2O3，x的取值范围为0.1～0.5，生长温度范围为700℃～750℃；
所述第一异质结层以及所述第二异质结层的材料包括：β-Ga2O3以及β-(AlxGa1-x)2O3，生长温度范围为700℃～750℃；
所述第一掺杂层以及所述第二掺杂层的掺杂材料包括硅掺杂，生长温度范围为870℃～900℃。
8.根据权利要求1所述的基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，其特征在于，形成所述源极欧姆接触区或者所述漏极欧姆接触区的工艺包括：
对所述主势垒层的上表面两侧进行离子注入，注入的离子包括硅、锡或者锗，注入角度的范围为0°～90°，注入能量为20keV～300keV，注入剂量为1×1014cm-3～1×1015cm-3；
在氖气或者氩气的气体氛围下进行30min～60min的退火，退火的温度范围为900℃～1050℃，形成的所述源极欧姆接触区或者所述漏极欧姆接触区的掺杂浓度大于1×1019cm-3。
9.根据权利要求1所述的基于盖帽层和背势垒层的双异质结HEMT器件的制备方法，其特征在于，所述介质层的厚度为80nm～120nm，所述介质层的材料包括：BaTiO3、SrTiO3、LaMnO3、KTaO3或者BiFeO3。
10.一种基于盖帽层和背势垒层的双异质结HEMT器件，其特征在于，包括：
自下而上依次形成的异质结衬底、缓冲层、背势垒层、次势垒层、第一掺杂层、第一异质结层、量子阱层、第二异质结层、第二掺杂层以及主势垒层；所述异质结衬底、所述缓冲层以及所述背势垒层的长度相同，所述次势垒层、所述第一掺杂层、所述第一异质结层、所述量子阱层、所述第二异质结层、所述第二掺杂层以及所述主势垒层的长度相同，且所述异质结衬底的长度大于所述次势垒层；其中，所述异质结衬底包括自下而上依次形成的第一衬底、第二衬底、键合中间层以及β-Ga2O3层；
所述源极欧姆接触区以及所述漏极欧姆接触区，位于所述主势垒层的两侧，并延伸至所述背势垒层；
源极，位于所述源极欧姆接触区的上表面；
漏极，位于所述漏极欧姆接触区的上表面；
盖帽层，位于所述主势垒层中，
氧化层，位于所述主势垒层上，且覆盖所述盖帽层；
介质层以及钝化层，自下而上依次位于所述氧化层上，且覆盖部分所述源极以及所述漏极的至少一部分上表面；
栅极，位于所述介质层中，且靠近所述源极。
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