CN113809209B - 一种led外延结构及其制备方法、led芯片 - Google Patents
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Abstract
本发明提供了一种LED外延结构及其制备方法、LED芯片，通过：在N型半导体层和MQW层之间设有由非掺杂InGaN构成的电子冷却层，所述量子垒包括GaN层，所述量子阱包括InGaN层；且所述电子冷却层的In组分小于所述量子阱的In组分。由于，InGaN构成的电子冷却层与量子垒中的GaN层所产生晶格失配极小，有利于后续生长MQW层时晶体质量的提升；同时InGaN电子冷却层能减少电子在所述MQW层的平均自由程，也能起到前期阻挡电子的作用，减小价带势垒高度，间接增加空穴注入，从而促进载流子在MQW层的高效复合。
Description
技术领域
本发明涉及发光二极管领域，尤其涉及一种LED外延结构及其制备方法、 LED芯片。
背景技术
近来年，III-V族氮化物由于其优异的物理和化学特性(禁带宽度大、击穿电场高、电子饱和迁移率高等)，在电学、光学领域受到广泛的关注与应用，比如目前市场上炙手可热的蓝绿光显屏产品，以及新冠疫情后热捧的紫外光杀菌消毒模组等。然而现实应用中由于材料、结构以及工艺的限制，各类新兴LED产品大规模应用依旧存在许多问题，比如电子束缚不足导致的溢流严重；空穴注入效率低，限制了发光效率的进一步提升；大晶格失配带来的强极化场等等，这些都阻碍了载流子在有源区的高效复合，给LED大规模商业化带来了巨大的挑战。因此，减小电子泄露、增加空穴注入效率、削弱强极化电场、促进载流子在有源区的高效复合，成为提升LED发光效率的关键。
目前，为了减少电子泄露，通常在多量子阱(MQW)前***AlGaN电子阻挡层以及在量子垒中嵌入一AlGaN层。然而，MQW前***AlGaN电子阻挡层，虽然也能起到前期电子阻挡的作用，但由于其与GaN的晶格失配过大，不可避免的影响后续MQW的晶体生长质量；量子垒中嵌入一AlGaN层，同样也是晶格失配过大，导致能带弯曲严重，极化电场增强，影响MQW中电子空穴波函数交叠，进而降低发光效率。
有鉴于此，本发明人专门设计了一种LED外延结构及其制备方法、LED 芯片，本案由此产生。
发明内容
本发明的目的在于提供一种LED外延结构及其制备方法、LED芯片，以促进载流子在有源区的高效复合从而提升LED的发光效率。
为了实现上述目的，本发明采用的技术方案如下：
一种LED外延结构，包括：
衬底，及依次层叠于所述衬底表面的N型半导体层、电子冷却层、MQW 层以及P型半导体层；
其中，所述MQW层包括沿第一方向交替层叠的量子垒和量子阱，且所述量子垒包括GaN层，所述量子阱包括InGaN层；所述电子冷却层包括非掺杂的InGaN层，且所述电子冷却层的In组分小于所述量子阱的In组分，用于减少电子在所述MQW层的平均自由程；所述第一方向垂直于所述衬底，且由所述衬底指向所述N型半导体层。
优选地，所述电子冷却层的厚度为H，所述量子垒的厚度为L，则L≤H ≤2L。
优选地，各所述量子垒包括具有AlInGaN***层的GaN层，且AlInGaN ***层的Al组分渐变；其中，Al组分介于0～0.1之间，包括0.1。
优选地，沿所述第一方向，多层所述AlInGaN***层中的Al组分渐变增加。
优选地，除靠近所述P型半导体层的顶层量子垒外，相邻两个所述 AlInGaN***层的Al组分增长幅度范围为0.01-0.03，包括端点值。
优选地，所述顶层量子垒中的AlInGaN***层的Al组分，相较于前一量子垒中的AlInGaN***层的Al组分，增长幅度范围为0.1-0.15，包括端点值。
优选地，在所述电子冷却层中，In组分沿所述第一方向呈阶梯状减少。
优选地，在所述电子冷却层中，In组分沿所述第一方向呈阶梯状增加。
本发明还提供了一种LED外延结构的制备方法，包括：
提供一衬底；
在所述衬底表面依次生长N型半导体层、电子冷却层、MQW层以及P 型半导体层；
其中，所述MQW层包括沿生长方向交替层叠的量子垒和量子阱，且所述量子垒包括GaN层，所述量子阱包括InGaN层；所述电子冷却层包括InGaN 层，且所述电子冷却层的In组分小于所述量子阱的In组分，用于减少电子在所述MQW层的平均自由程。
优选地，采用双脉冲通源法，在各所述量子垒中形成对应的AlInGaN***层，其中，Al组分介于0～0.1之间，包括0.1。优选地，沿所述生长方向，多层所述AlInGaN***层中的Al组分渐变增加。
本发明还提供了一种LED芯片，包括；
前述的LED外延结构；
N型电极，所述N型电极与所述N型半导体层形成欧姆接触；
P型电极，所述P型电极与所述P型半导体层形成欧姆接触。
经由上述的技术方案可知，本发明提供的LED外延结构，通过：在N 型半导体层和MQW层之间设有由非掺杂的InGaN构成的电子冷却层，所述量子垒包括GaN层，所述量子阱包括InGaN层；且所述电子冷却层的In组分小于所述量子阱的In组分。由于，InGaN构成的电子冷却层与量子垒中的 GaN层所产生晶格失配极小，有利于后续生长MQW层时晶体质量的提升；同时通过减少电子在所述MQW层的平均自由程，也能起到前期阻挡电子的作用，减小价带势垒高度，间接增加空穴注入，从而促进载流子在MQW层的高效复合。同时，电子冷却层由非掺杂的InGaN构成，在保证电子阻挡的同时，有利于电流的横向扩展。
进一步地，所述电子冷却层的厚度为H，所述量子垒的厚度为L，则L ≤H≤2L。在避免因电子冷却层的厚度太薄所导致的无法减少电子平均自由程的同时；也避免因电子冷却层的厚度太厚所导致的应力累积、晶体质量差的问题；同时当满足L≤H≤2L时，生长过程中In才有空间渐变增加/减少。
其次，通过：各所述量子垒包括具有AlInGaN***层的GaN层，且 AlInGaN***层的Al组分渐变的设置；使所述MQW层中能够产生更高的导带势垒，从而提供更有效的电子阻挡；同时，所述***层通过采用AlInGaN 材料，可进一步地减少其与GaN量子垒的晶格失配，避免产生过强的极化电场。
然后，所述顶层量子垒中的AlInGaN***层的Al组分，相较于前一量子垒中的AlInGaN***层的Al组分，增长幅度范围为0.1-0.15，包括端点值。在保证能够产生较高的导带势垒、提供有效的电子阻挡的同时，有利于电子空穴波函数的交叠，可有效避免因Al组分过高导致所述顶层量子垒与P型半导体层晶格失配过大、能带弯曲严重以及产生强极化电场的现象。同时，通过在顶层量子垒中设置高铝组分AlInGaN***层，如此无需在MQW层与P型半导体层之间设置独立电子阻挡层亦可以很好地实现电子阻挡，进一步避免了电子阻挡层所引起的晶格失配问题。
本发明还提供了一种LED外延结构的制备方法，在实现上述技术效果的同时，其操作简单，易于实现。同时，通过采用双脉冲通源法，在各所述量子垒中形成对应的AlInGaN***层，可精细调控使多层所述AlInGaN***层中的Al组分渐变增加，从而更容易获得高晶体质量材料、并提供更好的电子阻挡效果。
本发明还提供了一种LED芯片，利用前述的LED外延结构所形成，结构简单且很好地提高了LED芯片的发光效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例所提供的LED外延结构的结构示意图；
图2为本发明实施例所提供的LED外延结构中各结构层的导带示意图；
图3为本发明实施例所提供的LED外延结构中电子冷却层的铟组分变换示意图；
图4为本发明另一实施例所提供的LED外延结构中电子冷却层的铟组分变换示意图；
图5为本发明又一实施例所提供的LED外延结构中电子冷却层的铟组分变换示意图；
图6为本发明再一实施例所提供的LED外延结构中电子冷却层的铟组分变换示意图；
图7为本发明实施例所提供的LED外延结构制备方法中采用双脉冲法生长AlInGaN***层的过程控制示意图；
图中符号说明：1、衬底，2、缓冲层，3、uGaN层，4、N型半导体层， 5、电子冷却层，6、量子垒，61、GaN层，62、AlInGaN***层，7、量子阱，8、P型半导体层。
具体实施方式
为使本发明的内容更加清晰，下面结合附图对本发明的内容作进一步说明。本发明不局限于该具体实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，一种LED外延结构，包括：
衬底1，及依次层叠于衬底1表面的N型半导体层4、电子冷却层5、 MQW层以及P型半导体层8；
其中，MQW层包括沿第一方向交替层叠的量子垒6和量子阱7，且量子垒6包括GaN层61，量子阱7包括InGaN层；电子冷却层5包括非掺杂的InGaN层，且电子冷却层5的In组分小于量子阱7的In组分，用于减少电子在MQW层的平均自由程；第一方向垂直于衬底1，且由衬底1指向N 型半导体层4。
值得一提的是，衬底1的类型在本实施例中不受限制，例如，衬底1 包括蓝宝石、碳化硅、硅、氮化镓、氮化铝中的任意一种。另外，N型半导体层4、P型半导体层8的类型也可以不受限制，例如，N型半导体层4可以是但不限于氮化镓层，相应地，P型半导体层8可以是但不限于氮化镓层。
进一步的，基于本发明上述实施例，所述电子冷却层的厚度为H，所述量子垒的厚度为L，则L≤H≤2L。
进一步的，基于本发明上述实施例，各量子垒6包括具有Alx1In1-xGaN ***层的GaN层61，且AlInGaN***层62的Al组分渐变；其中，Al组分介于0～0.1之间，包括0.1。
进一步的，如图2所示，基于本发明上述实施例，沿第一方向，多层AlInGaN***层62中的Al组分渐变增加，其中，X1、X2、X3……Xn表示Al组分值。
进一步的，基于本发明上述实施例，除靠近P型半导体层8的顶层量子垒6外，相邻两个AlInGaN***层62的Al组分增长幅度范围为0.01-0.03，包括端点值。
进一步的，基于本发明上述实施例，顶层量子垒6中的AlInGaN***层 62的Al组分，相较于前一量子垒6中的AlInGaN***层62的Al组分，增长幅度范围为0.1-0.15，包括端点值。
进一步的，基于本发明上述实施例，在电子冷却层5中，In组分沿第一方向呈阶梯状减少。
进一步的，基于本发明上述实施例，在电子冷却层5中，In组分沿第一方向呈阶梯状增加。
进一步的，基于本发明上述实施例，在衬底1与N型半导体层4之间还设有缓冲层2和uGaN层3。
本发明实施例还提供了一种LED外延结构的制备方法，制备方法所用设备包括但不限于MOCVD，以三甲/乙基镓TMGa/TEGa、三甲基铝TMAl、氨气NH3为Ga源、Al源、N源为基材，H2为载气，N型和P型掺杂源分别是硅烷SiH4和二茂镁CP2Mg。
整个反应生长的压力为100torr-300torr。
制备方法包括：
S01、提供一衬底1；
在该步骤中，衬底1包括但不限于蓝宝石衬底1。
S02、在衬底1上依次形成缓冲层2、uGaN层3及N型半导体层4；
在该步骤中，将衬底1放入MOCVD反应室中，在1100℃左右的温度环境下，通入高纯氢气氢化5分钟左右，然后降温至960℃左右，通入Al源和 N源生长10nm左右厚度的未掺杂的AlN缓冲层2。
继续升温至1050℃-1100℃，关闭Al源，通入TMGa源，生长2.0μm-2.5 μm的未掺杂的GaN层，其目的是通过生长高质量的uGaN层3，减小蓝宝石衬底1与后续生长膜层材料之间的晶格失配。
接着再通入Al源，环境温度为980℃-1020℃，生长AlGaN层，生长厚度为10nm-20nm左右；关闭Al源，通入硅烷，生长5nm-10nm左右，掺杂 Si元素的GaN层，掺杂浓度为5×1018cm-3-10×1018cm-3；这两层交替生长，形成10-20个周期，最终获得N型半导体层4。
该N型半导体层4可以进一步阻断位错以提高晶体质量，并且，利用间断掺杂的方式(即不掺杂/掺杂/不掺杂/掺杂/不掺杂/掺杂…)，可进一步增强电流扩展能力。
S03、在N型半导体层4背离uGaN层3的一侧表面形成电子冷却层5，且电子冷却层5的In组分小于量子阱7的In组分，用于减少电子在MQW 层的平均自由程；
在该步骤中，当生长完成N型半导体层4之后，接着关闭Al源，通入 In源，生长厚度为10-15nm的非掺杂InGaN电子冷却层5。
进一步的，如图3所示，在本发明的一个实施例中，在电子冷却层5中， In组分沿生长方向呈阶梯状减少，用于实现电子冷却层5与N型半导体层4 的应力过渡，藉以减少晶格失配，提高晶体质量。
在本发明的另一个实施例中，如图4所示，在电子冷却层5中，In组分沿生长方向呈阶梯状增加，用于实现电子冷却层5与后续生长的MQW层的应力过渡，藉以减少晶格失配，提高晶体质量。
在本发明的其他实施例中，如图5所示，电子冷却层5的In组分可先渐变增加，后渐变减少；亦可以如图6所示，电子冷却层5的In组分可先渐变减少，后渐变增加。
S04、在电子冷却层5背离N型半导体层4的一侧表面形成MQW层；
其中，MQW层包括沿生长方向交替层叠的量子垒6和量子阱7，且各量子垒6包括具有AlInGaN***层62的GaN层61，且AlInGaN***层62 的Al组分渐变，其中，Al组分介于0～0.1之间，包括0.1；量子阱7包括InGaN 层；
在该步骤中，间断通入Al源和In源，生长10-15nm厚的GaN/AlInGaN/GaN的量子垒6，Al组分介于0～0.1之间，包括0.1；；其中，如图7所示，AlInGaN***层62，采用的是双脉冲生长法，即在脉冲生长周期T内，通过控制TMIn的通入时间t1，精确控制In组分；此外，对于TMAl 的通入，采用更为精细时间控制，间断周期为t2。
接着再生长InGaN量子阱7层，重复以上周期，生长5-10周期，构成 MQW层。
需要说明的是，本实施例所述的制备方法仅示例了电子冷却层与量子垒的厚度相当的情况。在本发明的其他实施例中可不限定各层的厚度，只要满足所述电子冷却层的厚度为H，所述量子垒的厚度为L，则L≤H≤2L。
进一步的，在本发明的一个实施例中，除顶层量子垒6外，相邻两个 AlInGaN***层62的Al组分增长幅度范围为0.01-0.03，包括端点值。使MQW层中能够产生更高的导带势垒，从而提供更有效的电子阻挡；同时，***层通过采用AlInGaN材料，可进一步地减少其与GaN量子垒6的晶格失配，避免产生过强的极化电场。
进一步的，基于本发明上述实施例，顶层量子垒6中的AlInGaN***层 62的Al组分，相较于前一量子垒6中的AlInGaN***层62的Al组分，增长幅度范围为0.1-0.15，包括端点值。在保证能够产生较高的导带势垒、提供有效的电子阻挡的同时，有利于电子空穴波函数的交叠，可有效避免因Al 组分过高导致顶层量子垒6与P型半导体层8晶格失配过大、能带弯曲严重以及产生强极化电场的现象。同时，通过在顶层量子垒6中设置高铝组分AlInGaN***层62，如此无需在MQW层与P型半导体层8之间设置独立电子阻挡层亦可以很好地实现电子阻挡，进一步避免了电子阻挡层所引起的晶格失配问题。
值得一提的是，在本发明的一个实施例中，所有AlInGaN***层62的总厚度为15-30nm，而不限定各AlInGaN***层62的厚度。
S05、在MQW层背离电子冷却层5的一侧表面形成P型半导体层8；
在该步骤中，将温度调整至900-1000℃，通入TMGa源、氮源、二茂镁生长P型GaN层，厚度为100-150nm，掺杂浓度为5*1018cm-3至10*1018cm-3；最终得以形成P型半导体层8。
本发明实施例还提供了一种LED芯片，包括；
前述的LED外延结构；
N型电极，N型电极与N型半导体层4形成欧姆接触；
P型电极，P型电极与P型半导体层8形成欧姆接触。
需要说明的是，本实施例不限定LED芯片的具体结构，其可以是倒装 LED芯片、正装LED芯片，亦可以是水平结构LED芯片或垂直结构LED 芯片，视具体情况而定。
经由上述的技术方案可知，本发明实施例提供的LED外延结构，通过：在N型半导体层4和MQW层之间设有由InGaN构成的电子冷却层5，量子垒6包括GaN层61，量子阱7包括InGaN层；且电子冷却层5的In组分小于量子阱7的In组分。由于，InGaN构成的电子冷却层5与量子垒6中的 GaN层61所产生晶格失配极小，有利于后续生长MQW层时晶体质量的提升；同时减少电子在MQW层的平均自由程，也能起到前期阻挡电子的作用，减小价带势垒高度，间接增加空穴注入，从而促进载流子在MQW层的高效复合。同时，电子冷却层5由非掺杂的InGaN构成，在保证电子阻挡的同时，有利于电流的横向扩展。
进一步地，所述电子冷却层的厚度为H，所述量子垒的厚度为L，则L ≤H≤2L。在避免因电子冷却层的厚度太薄所导致的无法减少电子平均自由程的同时；也避免因电子冷却层的厚度太厚所导致的应力累积、晶体质量差的问题；同时当满足L≤H≤2L时，生长过程中In才有空间渐变增加/减少。
其次，通过：各量子垒6包括具有AlInGaN***层62的GaN层，且 AlInGaN***层62的Al组分渐变的设置；使MQW层中能够产生更高的导带势垒，从而提供更有效的电子阻挡；同时，***层通过采用AlInGaN材料，可进一步地减少其与GaN量子垒6的晶格失配，避免产生过强的极化电场。
然后，顶层量子垒6中的AlInGaN***层62的Al组分，相较于前一量子垒6中的AlInGaN***层62的Al组分，增长幅度范围为0.1-0.15，包括端点值。在保证能够产生较高的导带势垒、提供有效的电子阻挡的同时，有利于电子空穴波函数的交叠，可有效避免因Al组分过高导致顶层量子垒6 与P型半导体层8晶格失配过大、能带弯曲严重以及产生强极化电场的现象。同时，通过在顶层量子垒6中设置高铝组分AlInGaN***层62，如此无需在 MQW层与P型半导体层8之间设置独立电子阻挡层亦可以很好地实现电子阻挡，进一步避免了电子阻挡层所引起的晶格失配问题。
本发明实施例还提供了一种LED外延结构的制备方法，在实现上述技术效果的同时，其操作简单，易于实现。同时，通过采用双脉冲通源法，在各量子垒6中形成对应的AlInGaN***层62，可精细调控使多层AlInGaN***层62中的Al组分渐变增加，从而更容易获得高晶体质量材料、并提供更好的电子阻挡效果。
本发明实施例还提供了一种LED芯片，利用前述的LED外延结构所形成，结构简单且很好地提高了LED芯片的发光效率。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (9)
1.一种LED外延结构，其特征在于，包括：
衬底，及依次层叠于所述衬底表面的N型半导体层、电子冷却层、MQW层以及P型半导体层；
其中，所述MQW层包括沿第一方向交替层叠的量子垒和量子阱，且所述量子垒包括GaN层，所述量子阱包括InGaN层；所述电子冷却层包括非掺杂的InGaN层，且所述电子冷却层的In组分小于所述量子阱的In组分，用于减少电子在所述MQW层的平均自由程；所述第一方向垂直于所述衬底，且由所述衬底指向所述N型半导体层；
同时，各所述量子垒包括具有AlInGaN***层的GaN层，且AlInGaN***层的Al组分渐变；其中，Al组分介于0～0.1之间，包括0.1。
2.根据权利要求1所述的LED外延结构，其特征在于，所述电子冷却层的厚度为H，所述量子垒的厚度为L，则L≤H≤2L。
3.根据权利要求1所述的LED外延结构，其特征在于，沿所述第一方向，多层所述AlInGaN***层中的Al组分渐变增加。
4.根据权利要求3所述的LED外延结构，其特征在于，除靠近所述P型半导体层的顶层量子垒外，相邻两个所述AlInGaN***层的Al组分增长幅度范围为0.01-0.03，包括端点值。
5.根据权利要求4所述的LED外延结构，其特征在于，所述顶层量子垒中的AlInGaN***层的Al组分，相较于前一量子垒中的AlInGaN***层的Al组分，增长幅度范围为0.1-0.15，包括端点值。
6.根据权利要求1所述的LED外延结构，其特征在于，在所述电子冷却层中，In组分沿所述第一方向呈阶梯状减少。
7.根据权利要求1所述的LED外延结构，其特征在于，在所述电子冷却层中，In组分沿所述第一方向呈阶梯状增加。
8.一种LED外延结构的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底表面依次生长N型半导体层、电子冷却层、MQW层以及P型半导体层；
其中，所述MQW层包括沿生长方向交替层叠的量子垒和量子阱，且所述量子垒包括GaN层，所述量子阱包括InGaN层；所述电子冷却层包括InGaN层，且所述电子冷却层的In组分小于所述量子阱的In组分，用于减少电子在所述MQW层的平均自由程；
同时，采用双脉冲通源法，在各所述量子垒中形成对应的AlInGaN***层，其中，Al组分介于0～0.1之间，包括0.1；且沿所述生长方向，多层所述AlInGaN***层中的Al组分渐变增加。
9.一种LED芯片，其特征在于，包括；
权利要求1-7任一项所述的LED外延结构；
N型电极，所述N型电极与所述N型半导体层形成欧姆接触；
P型电极，所述P型电极与所述P型半导体层形成欧姆接触。
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