CN113808532A - 像素电路及显示面板 - Google Patents

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Abstract

本申请公开了一种像素电路及显示面板，该像素电路包括第二布线、第一发光控制单元、驱动单元以及补偿单元，通过第一发光控制单元的控制端与补偿单元的控制端共用第二布线，可以节省像素电路的布线数量，进而提高了显示分辨率；同时，驱动单元的控制端仅配置了补偿单元，减少了驱动单元的控制端的漏电路径。

Description

像素电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。
背景技术
传统技术方案的像素电路中每个晶体管大多数需要配置至少一条走线作为其控制信号线和/或输入信号线，这需要较多的信号线使用数量，导致每个像素的所占面积越来越大，不利于提高显示分辨率。
需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。
发明内容
本申请提供一种像素电路及显示面板，以缓解像素电路需要使用较多走线的技术问题。
第一方面，本申请提供一种像素电路，其包括第二布线、第一发光控制单元、驱动单元以及补偿单元，第一发光控制单元的控制端与第二布线电性连接；驱动单元的一端与第一发光控制单元的一端电性连接；补偿单元的一端与驱动单元电性连接，补偿单元的另一端与驱动单元的控制端电性连接，补偿单元的控制端与第二布线电性连接。
在其中一些实施方式中，补偿单元中采用的开关元件为N沟道型氧化物薄膜晶体管；第一发光控制单元中采用的开关元件为P沟道型薄膜晶体管。
在其中一些实施方式中，第一发光控制单元中采用的开关元件为多晶硅薄膜晶体管；驱动单元中采用的开关元件为多晶硅薄膜晶体管。
在其中一些实施方式中，像素电路还包括第一布线、第三布线、第四布线、第五布线、第二发光控制单元以及初始化单元，第二发光控制单元的一端与第一布线电性连接，第二发光控制单元的另一端与驱动单元的另一端电性连接，第二发光控制单元的控制端与第三布线电性连接；初始化单元的一端与第四布线电性连接，初始化单元的控制端与第五布线电性连接，初始化单元的另一端与第一发光控制单元的一端、第一发光控制单元的另一端以及驱动单元的控制端中的任一个电性连接；其中，在像素电路的初始化阶段中，补偿单元、第一发光控制单元以及初始化单元中的至少一个处于导通状态。
在其中一些实施方式中，像素电路还包括第一布线、第三布线、第四布线、第五布线、第二发光控制单元以及初始化单元，第一布线与第一发光控制单元的另一端电性连接；第二发光控制单元的一端与驱动单元的另一端电性连接，第二发光控制单元的控制端与第三布线电性连接；初始化单元的一端与第四布线电性连接，初始化单元的控制端与第五布线电性连接，初始化单元的另一端与第二发光控制单元的一端、第二发光控制单元的另一端以及驱动单元的控制端中的任一个电性连接；其中，在像素电路的初始化阶段中，补偿单元、第二发光控制单元以及初始化单元同时处于导通状态。
在其中一些实施方式中，第三布线用于传输灰阶调制信号；像素电路的一个发光阶段包括多个发光子阶段，至少两个发光子阶段中的有效发光时间不同。
在其中一些实施方式中，多个发光子阶段中的有效发光时间依次增加或者依次较小。
在其中一些实施方式中，像素电路还包括第六布线、第七布线、第八布线、发光单元以及写入单元，发光单元的一端与第一发光控制单元的另一端或者第二发光控制单元的另一端电性连接，发光单元的另一端与第六布线电性连接；写入单元的一端与第七布线电性连接，写入单元的控制端与第八布线电性连接，写入单元的另一端与驱动单元电性连接。
第二方面，本申请提供一种像素电路，其包括第二布线、第一发光控制晶体管、驱动晶体管以及补偿晶体管，第一发光控制晶体管的栅极与第二布线电性连接；驱动晶体管的源极/漏极中的一个与第一发光控制晶体管的源极/漏极中的一个电性连接；补偿晶体管的源极/漏极中的一个与驱动晶体管电性连接，补偿晶体管的源极/漏极中的另一个与驱动晶体管的栅极电性连接，补偿晶体管的栅极与第二布线电性连接。
在其中一些实施方式中，补偿晶体管为N沟道型氧化物薄膜晶体管；第一发光控制晶体管为P沟道型薄膜晶体管。
在其中一些实施方式中，第一发光控制晶体管为多晶硅薄膜晶体管；驱动晶体管为多晶硅薄膜晶体管。
在其中一些实施方式中，像素电路还包括第一布线、第三布线、第四布线、第五布线、第二发光控制晶体管以及初始化晶体管，第二发光控制晶体管的源极/漏极中的一个与第一布线电性连接，第二发光控制晶体管的源极/漏极中的另一个与驱动晶体管的源极/漏极中的另一个电性连接，第二发光控制晶体管的栅极与第三布线电性连接；初始化晶体管的源极/漏极中的一个与第四布线电性连接，初始化晶体管的栅极与第五布线电性连接，初始化晶体管的源极/漏极中的另一个与第一发光控制晶体管的源极/漏极中的一个、第一发光控制晶体管的源极/漏极中的另一个以及驱动晶体管的栅极中的任一个电性连接；其中，在像素电路的初始化阶段中，补偿晶体管、第二发光控制晶体管以及初始化晶体管中的至少一个处于导通状态。
在其中一些实施方式中，像素电路还包括第一布线、第三布线、第四布线、第五布线、第二发光控制晶体管以及初始化晶体管，第一布线与第一发光控制晶体管的源极/漏极中的另一个电性连接；第二发光控制晶体管的源极/漏极中的一个与驱动晶体管的源极/漏极中的另一个电性连接，第二发光控制晶体管的栅极与第三布线电性连接；初始化晶体管的源极/漏极中的一个与第四布线电性连接，初始化晶体管的栅极与第五布线电性连接，初始化晶体管的源极/漏极中的另一个与第二发光控制晶体管的源极/漏极中的一个、第二发光控制晶体管的源极/漏极中的另一个以及驱动晶体管的栅极中的任一个电性连接；其中，在像素电路的初始化阶段中，补偿晶体管、第二发光控制晶体管以及初始化晶体管同时处于导通状态。
在其中一些实施方式中，第三布线用于传输灰阶调制信号；像素电路的一个发光阶段包括多个发光子阶段，在多个发光子阶段中，灰阶调制信号的有效电平持续时间依次变化。
在其中一些实施方式中，像素电路还包括第六布线、第七布线、第八布线、发光器件以及写入晶体管，发光器件的阳极与第一发光控制晶体管的源极/漏极中的另一个或者第二发光控制晶体管的源极/漏极中的另一个电性连接，发光器件的阴极与第六布线电性连接；写入晶体管的源极/漏极中的一个与第七布线电性连接，写入晶体管的栅极与第八布线电性连接，写入晶体管的源极/漏极中的另一个与驱动晶体管的源极/漏极中的一个电性连接。
第三方面，本申请提供一种显示面板，其包括上述任一实施方式中的像素电路。
本申请提供的像素电路及显示面板，通过第一发光控制单元的控制端与补偿单元的控制端共用第二布线，可以节省像素电路的布线数量，进而提高了显示分辨率；同时，驱动单元的控制端仅配置了补偿单元，减少了驱动单元的控制端的漏电路径，可以降低驱动单元的控制端漏电流。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的像素电路的一种结构示意图。
图2为图1中像素电路的时序示意图。
图3为图1中像素电路工作于脉宽调制阶段的时序示意图。
图4为本申请实施例提供的像素电路的另一种结构示意图。
图5为图4中像素电路的时序示意图。
图6为图1中像素电路的发光电流的变化示意图。
图7为图1所示像素电路中驱动晶体管的阈值电压漂移与发光电流的关系示意图。
图8为图1中像素电路工作于脉宽调制阶段的发光电流的变化示意图。
图9为本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1至图9，如图1所示，本实施例提供了一种像素电路，其包括第二布线、第一发光控制单元10、驱动单元20以及补偿单元30，第一发光控制单元10的控制端与第二布线电性连接；驱动单元20的一端与第一发光控制单元10的一端电性连接；补偿单元30的一端与驱动单元20电性连接，补偿单元30的另一端与驱动单元20的控制端电性连接，补偿单元30的控制端与第二布线电性连接。
可以理解的是，本实施例提供的像素电路，通过第一发光控制单元10的控制端与补偿单元30的控制端共用第二布线，可以节省像素电路的布线数量，进而提高了显示分辨率；同时，驱动单元20的控制端仅配置了补偿单元30，减少了驱动单元20的控制端的漏电路径，可以降低驱动单元20的控制端漏电流。
需要进行说明的是，第一布线可以用于传输恒压高电位信号PVDD。第二布线可以用于传输第一发光控制信号S3。
在其中一个实施例中，第一发光控制单元10可以包括第一发光控制晶体管T4或者第二发光控制晶体管T6中的一个。
在其中一个实施例中，驱动单元20可以包括驱动晶体管T5。
在其中一个实施例中，补偿单元30可以包括补偿晶体管T2。
在其中一个实施例中，第一发光控制晶体管T4的源极/漏极中的一个与第一布线电性连接，第一发光控制晶体管T4的栅极与第二布线电性连接；驱动晶体管T5的源极/漏极中的一个与第一发光控制晶体管T4的源极/漏极中的另一个电性连接；补偿晶体管T2的源极/漏极中的一个与驱动晶体管T5的源极/漏极中的另一个电性连接，补偿晶体管T2的源极/漏极中的另一个与驱动晶体管T5的栅极电性连接，补偿晶体管T2的栅极与第二布线电性连接。
可以理解的是，本实施例提供的像素电路，通过第一发光控制晶体管T4的栅极与补偿晶体管T2的栅极共用第二布线，可以节省像素电路的布线数量，进而提高了显示分辨率；同时，驱动晶体管T5的栅极仅配置了补偿晶体管T2，减少了驱动晶体管T5的栅极漏电路径，可以降低驱动晶体管T5的栅极漏电流。
在其中一个实施例中，补偿单元30中采用的开关元件为N沟道型氧化物薄膜晶体管，可以理解的是，如此可以进一步降低驱动晶体管T5的栅极漏电流。第一发光控制单元10中采用的开关元件为P沟道型薄膜晶体管，如此则补偿单元30与第一发光控制单元10不会同时打开或者同时关闭，即补偿单元30打开时，第一发光控制单元10关闭；或者补偿单元30关闭时，第一发光控制单元10打开。
在其中一个实施例中，第一发光控制单元10中采用的开关元件为多晶硅薄膜晶体管；驱动单元20中采用的开关元件为多晶硅薄膜晶体管。可以理解的是，本实施例如此可以提高像素电路的动态性能。
在其中一个实施例中，像素电路还包括第一布线、第三布线、第四布线、第五布线、第二发光控制单元40以及初始化单元50，第一布线与第一发光控制单元10的另一端电性连接；第二发光控制单元40的一端与驱动单元20的另一端电性连接，第二发光控制单元40的控制端与第三布线电性连接；初始化单元50的一端与第四布线电性连接，初始化单元50的控制端与第五布线电性连接，初始化单元50的另一端与第二发光控制单元40的一端、第二发光控制单元的另一端以及驱动单元的控制端中的任一个电性连接；其中，在像素电路的初始化阶段中，补偿单元30、第二发光控制单元40以及初始化单元50同时处于导通状态。
可以理解的是，在本实施例中，补偿单元30、第二发光控制单元40以及初始化单元50同时处于导通状态，可以同时复位发光单元60的阳极电位、驱动单元20的控制端电位，其中，补偿单元30、第二发光控制单元40可以实现复用效果，减少了像素电路所需采用的硬件结构。
在其中一个实施例中，第二发光控制单元40可以包括第一发光控制晶体管T4或者第二发光控制晶体管T6中的另一个。
在其中一个实施例中，初始化单元50可以包括初始化晶体管T3。
在其中一个实施例中，第二发光控制晶体管T6的源极/漏极中的一个与驱动晶体管T5的源极/漏极中的另一个电性连接，第二发光控制晶体管T6的栅极与第三布线电性连接；初始化晶体管T3的源极/漏极中的一个与第四布线电性连接，初始化晶体管T3的栅极与第五布线电性连接，初始化晶体管T3的源极/漏极中的另一个与第二发光控制晶体管T6的源极/漏极中的一个、第二发光控制晶体管T6的源极/漏极中的另一个以及驱动晶体管T5的栅极中的任一个电性连接；其中，在像素电路的初始化阶段中，补偿晶体管T2、第二发光控制晶体管T6以及初始化晶体管T3同时处于导通状态。
在其中一个实施例中，第三布线用于传输灰阶调制信号S4或者第二发光控制信号；像素电路的一个发光阶段包括多个发光子阶段，至少两个发光子阶段中的有效发光时间不同。
在其中一个实施例中，多个发光子阶段中的有效发光时间依次增加或者依次较小。
在其中一个实施例中，多个发光子阶段中的有效发光时间也可以相同。
在其中一个实施例中，第三布线用于传输灰阶调制信号S4；像素电路的一个发光阶段包括多个发光子阶段，在多个发光子阶段中，灰阶调制信号S4的有效电平持续时间依次变化。
需要进行说明的是，第四布线可以用于传输参考电压信号VREF。第五布线可以用于传输初始化控制信号S1。
在其中一个实施例中，像素电路还包括第六布线、第七布线、第八布线、发光单元60以及写入单元70，发光单元60的一端与第一发光控制单元10的另一端或者第二发光控制单元40的另一端电性连接，发光单元60的另一端与第六布线电性连接；写入单元70的一端与第七布线电性连接，写入单元70的控制端与第八布线电性连接，写入单元70的另一端与驱动单元20电性连接。
需要进行说明的是，第六布线可以用于传输恒压低电位信号PVSS。第七布线可以用于传输数据信号DATA。第八布线可以用于传输写入控制信号S2。
在其中一个实施例中，发光单元60可以包括发光器件D1。发光器件D1可以但不限于为OLED，也可以为Micro-LED，还可以为Mini-LED。
在其中一个实施例中，写入单元70可以包括写入晶体管T1。
在其中一个实施例中，发光器件D1的阳极与第一发光控制晶体管T4的源极/漏极中的另一个或者第二发光控制晶体管T6的源极/漏极中的另一个电性连接，发光器件D1的阴极与第六布线电性连接；写入晶体管T1的源极/漏极中的一个与第七布线电性连接，写入晶体管T1的栅极与第八布线电性连接，写入晶体管T1的源极/漏极中的另一个与驱动晶体管T5的源极/漏极中的一个电性连接。
在其中一个实施例中，补偿晶体管T2可以但不限于为N沟道型氧化物薄膜晶体管，具体还可以为N沟道型金属氧化物薄膜晶体管。第一发光控制晶体管T4、第二发光控制晶体管T6、驱动晶体管T5、初始化晶体管T3、补偿晶体管T2以及写入晶体管T1中的至少一个可以但不限于为P沟道型薄膜晶体管，具体也可以为多晶硅薄膜晶体管或者氧化物薄膜晶体管，具体还可以为低温多晶硅薄膜晶体管或者金属氧化物薄膜晶体管。第一发光控制晶体管T4、第二发光控制晶体管T6、驱动晶体管T5、初始化晶体管T3、补偿晶体管T2以及写入晶体管T1中的至少一个还可以为N沟道型薄膜晶体管，具体也可以为多晶硅薄膜晶体管或者氧化物薄膜晶体管，具体还可以为低温多晶硅薄膜晶体管或者金属氧化物薄膜晶体管。
在其中一个实施例中，像素电路还可以包括存储单元80，存储单元80的一端与驱动单元20的控制端电性连接，存储单元80的另一端与第一布线电性连接。
在其中一个实施例中，存储单元80包括存储电容C1，存储电容C1的一端与驱动晶体管T5的栅极电性连接，存储电容C1的另一端与第一布线电性连接。
如图2所示，上述实施例中的像素电路的工作阶段可以包括如下阶段：
初始化阶段T1：初始化控制信号S1、灰阶调制信号S4均为低电位，写入控制信号S2、第一发光控制信号S3均为高电位。补偿晶体管T2、初始化晶体管T3以及第二发光控制晶体管T6均处于开启状态，写入晶体管T1、第一发光控制晶体管T4均为断开状态。驱动晶体管T5的栅极通过补偿晶体管T2、初始化晶体管T3被复位至参考电压信号VREF的电位；同时，发光器件D1的阳极则通过初始化晶体管T3、第二发光控制晶体管T6被复位至参考电压信号VREF的电位。
写入阶段(及阈值电压Vth提取阶段)T2：写入控制信号S2为低电位，初始化控制信号S1、第一发光控制信号S3以及灰阶调制信号S4均为高电位。写入晶体管T1、补偿晶体管T2均保持开启状态，第一发光控制晶体管T4、第二发光控制晶体管T6均为断开状态。驱动晶体管T5的源极通过写入晶体管T1被充电至数据信号的电位VDATA；驱动晶体管T5的栅极通过写入晶体管T1、驱动晶体管T5以及补偿晶体管T2被充电至VDATA-|Vth|电位。数据信号的电位VDATA及驱动晶体管T5的阈值电压Vth均被存储至存储电容C1的下电极即G点上。
发光阶段T3：第一发光控制信号S3、灰阶调制信号S4均为低电位，初始化控制信号S1、写入控制信号S2均为高电位。第一发光控制晶体管T4、第二发光控制晶体管T6均为开启状态，写入晶体管T1、补偿晶体管T2以及初始化晶体管T3均为断开状态。驱动晶体管T5的源极电压为恒压高电位信号PVDD的电位，驱动晶体管T5的栅极电压为VDATA-|Vth|，且工作于饱和区，于是流经驱动晶体管T5的电流IOLED为：
IOLED＝μCW[VPVDD-(VDATA-|Vth|)-|Vth|]2/2L
IOLED＝μCW[VPVDD-VDATA]2/2L
其中，μ、C、W以及L依次分别为驱动晶体管T5的迁移率、单位面积栅介质电容、沟道宽度以及沟道长度，VPVDD为恒压高电位信号PVDD的电位，VDATA为数据信号DATA的电位，根据上述公式可知，本申请提供的像素电路在进入发光阶段之后，流经驱动晶体管T5的电流IOLED与驱动晶体管T5的阈值电压Vth无关。
参考电压信号VREF用于初始化或者复位驱动单元20的栅极电位、存储单元80的一端电位，同时也用于初始化或者复位发光单元60的阳极电位，形成反向偏置或者零偏，这与发光单元60在发光阶段T3中的正向偏置形成了两个偏置极性相反的情况，有利于缓解发光器件D1的老化；且初始化阶段T1中发光器件D1不发光，由黑帧转场过渡进入下一帧色彩显示，有利于消除残像拖延。
其中，初始化控制信号S1、写入控制信号S2均为同一种类型的级传信号或者行驱动信号，即写入控制信号S2当前时钟周期的输出电平与初始化控制信号S1的上一个相邻时钟周期的输出电平相同，在显示面板的像素阵列中可表现为：第i行像素所需的一个行驱动信号即初始化控制信号S1可以为S(i)1、第i行像素所需的另一个行驱动信号即写入控制信号S2可以为S(i)2；第i+1行像素所需的一个行驱动信号即初始化控制信号S1可以为S(i+1)1、第i行像素所需的另一个行驱动信号即写入控制信号S2可以为S(i+1)2，那么S(i)2和S(i+1)1可以由同一个驱动信号进行驱动。第一发光控制信号S3、灰阶调制信号S4也同样是具有上述级传关系类型的行驱动信号。低温多晶硅(LTPS，Low Temperature Poly-Silicon)薄膜晶体管(TFT，Thin Film Transistor)可以是一种P型场效应晶体管，即当其栅极电位低于其源极电位一个阈值电压时，处于导通状态，其漏极、源极之间的电阻大幅降低，流过大电流；当其栅极电位不低于其源极电位一个阈值电压时，处于截止状态，漏极、源极之间电阻很大，流过电流很小。
金属氧化物半导体以非晶氧化物薄膜晶体管、非晶铟镓锌氧化物薄膜晶体管为代表，是一种N型场效应晶体管，即当其栅极电位高于其源极电位一个阈值电压时，处于导通状态，漏极、源极之间电阻大幅降低，流过大电流；当其栅极电位不高于其源极电位一个阈值电压时，处于截止状态，漏极、源极之间电阻很大，流过电流很小。由于补偿晶体管T2和第一发光控制晶体管T4分别为N型、P型晶体管，两者是互补型器件，由同一个第一发光控制信号S3控制，所以在任何工作情况下，补偿晶体管T2和第一发光控制晶体管T4中只有一个导通，另一个截止。
补偿晶体管T2为氧化物薄膜晶体管，主要负责在非发光的写入阶段配合控制时序完成驱动晶体管T5的阈值电压的提取，并存储到存储电容C1上。存储电容C1主要负责存储电压保持电路正常工作所需的电平。发光单元60可以为主动型电致发光器件。
上述像素电路的工作原理可以包括模拟电压驱动型工作过程和数字脉冲宽度调制(Pulse Width Modulation,PWM)驱动型工作过程。
模拟电压驱动型工作过程：初始化阶段，参考电压信号VREF通过补偿晶体管T2、初始化晶体管T3以及第二发光控制晶体管T6传输至驱动晶体管T5的栅极、存储电容C1的一端以及发光器件D1的阳极，初始化上述节点的电平，完成复位，是发光器件D1熄灭，增加对比度，可以为后阶段阈值电压的提取补偿和数据电压的写入做准备。阈值电压补偿与数据电压写入阶段，包含模拟显示信息的数据电压通过写入晶体管T1传输至驱动晶体管T5的源极S，补偿晶体管T2与驱动晶体管T5形成二极管连接形式，可以提取驱动晶体管T5的阈值电压，并存储到存储电容C1的一极板，此阶段即同时完成阈值电压的提取与模拟数据电压的编程。发光阶段，驱动晶体管T5根据之前阈值电压的补偿与数据电压写入的栅源电压，驱动电流流过发光器件D1。
数字脉冲宽度调制驱动型工作过程：低灰阶电压编程阶段的过程与模拟电压驱动型工作过程的初始化阶段、阈值电压补偿与数据电压写入阶段相同，通过上述两个过程完成初始化、阈值电压提取和低灰阶电流的数据电压的存储。脉冲宽度调制阶段，此阶段为像素电路的发光阶段，与模拟电压驱动型工作过程在此阶段一直大电流持续发光的工作过程不同，通过灰阶调制信号S4输出不同或者相同脉宽的脉冲信号来控制发光器件D1的熄灭或者小电流发光，在此阶段发光器件D1不持续发光，通过频率一致且占空比可调的灰阶调制信号S4控制发光器件D1的有效发光时间，这部分不完全的发光时间中发光器件D1消耗的功率发出的光可以等效为整段发光时间中发光器件D1以与占空比相对应的更低消耗功率的发光，由于人眼具有视觉暂留效应，难以感受到闪烁，从而实现低灰阶亮度显示。
值得一提的是，早期OLED(Organic Light-Emitting Diode，有机发光二极管)的制程技术不够先进，像素电路的驱动电流达到μA级别，因此，模拟电压驱动型工作过程可以实现较精确地控制发光电流。随着OLED工艺的进步，发光效率不断提高，从而OLED的发光电流可降低到nA级别。如果采用模拟电压进行驱动，则驱动晶体管T5只有偏置于亚阈值区才能实现小电流驱动。对于亚阈值区来说，驱动晶体管T5的输出电流对其栅极电压变化极其敏感。驱动晶体管T5及OLED性能的细微差异就会导致显示亮度的巨大差异。而本申请的数字式调光对于精确调制OLED微小电流非常关键，其可以兼容高/低帧率驱动，灵活调制。
如图3所示，在发光阶段T3中，可以设置多个不同显示灰阶的发光子阶段P1至发光子阶段P11。对于发光子阶段P1，由于灰阶调制信号S4为低电平，故第二薄膜晶体管保持着开启，对应的发光电流为IOLED。而发光子阶段P2，则灰阶调制信号S4的低电平时间与发光子阶段P2的总时间的比例可以为(n-1)/n，故发光子阶段P2的平均电流值正比例地减少为IOLED*(n-1)/n，即发光子阶段P2的平均发光亮度等效减少为发光子阶段P1的平均发光亮度的(n-1)/n。在后续示意的发光子阶段P3至发光子阶段P11，则随着灰阶调制信号S4低电平持续时间的减少，对应地，流经OLED的平均电流值随之正比例地减少，故通过调节这种低电平脉冲宽度占空比的方式，达到了调节发光亮度的效果。
如图4所示，在其中一个实施例中，第一发光控制单元10的控制端与第二布线电性连接；驱动单元20的一端与第一发光控制单元10的一端电性连接；补偿单元30的一端与驱动单元20电性连接，补偿单元30的另一端与驱动单元20的控制端电性连接，补偿单元30的控制端与第二布线电性连接。
如图4所示的像素电路还包括第一布线、第三布线、第四布线、第五布线、第二发光控制单元40以及初始化单元50，第二发光控制单元40的一端与第一布线电性连接，第二发光控制单元40的另一端与驱动单元20的另一端电性连接，第二发光控制单元40的控制端与第三布线电性连接；初始化单元50的一端与第四布线电性连接，初始化单元50的控制端与第五布线电性连接，初始化单元50的另一端与第一发光控制单元10的一端、第一发光控制单元10的另一端以及驱动单元20的控制端中的任一个电性连接；其中，在像素电路的初始化阶段中，补偿单元、第一发光控制单元10以及初始化单元50中的至少一个处于导通状态。
其中，第一发光控制单元10可以包括第一发光控制晶体管T6。第二发光控制单元40可以包括第二发光控制晶体管T4。第一发光控制单元10电性连接于第二发光控制单元40与发光单元60之间。
在其中一个实施例中，像素电路还包括第一布线、第三布线、第四布线、第五布线、第二发光控制晶体管T4以及初始化晶体管T3，第二发光控制晶体管T4的源极/漏极中的一个与第一布线电性连接，第二发光控制晶体管T4的源极/漏极中的另一个与驱动晶体管T5的源极/漏极中的另一个电性连接，第二发光控制晶体管T4的栅极与第三布线电性连接；初始化晶体管T3的源极/漏极中的一个与第四布线电性连接，初始化晶体管T3的栅极与第五布线电性连接，初始化晶体管T3的源极/漏极中的另一个与第一发光控制晶体管T6的源极/漏极中的一个、第一发光控制晶体管T6的源极/漏极中的另一个以及驱动晶体管T5的栅极中的任一个电性连接；其中，在像素电路的初始化阶段中，补偿晶体管T2、第二发光控制晶体管T4以及初始化晶体管T3中的至少一个处于导通状态。
如图5所示，图4所示的像素电路的工作过程包括以下阶段：
第一阶段T11：初始化控制信号S1为低电位、第一发光控制信号S4为低电位，初始化晶体管T3、第一发光控制晶体管T6处于导通状态，复位发光器件D1的阳极。
第二阶段T12：初始化控制信号S1位低电位，第一发光控制信号S4为高电位，第一发光控制晶体管T6关闭，初始化晶体管T3、补偿晶体管T2处于导通状态，复位驱动晶体管T5的栅极。
第三阶段T13：写入控制信号S2低电位，第一发光控制信号S4为高电位，数据信号DATA依次经过驱动晶体管T5、补偿晶体管T2至存储电容C1，以补偿驱动晶体管T5的阈值电压Vth和写入数据信号DATA。
第四阶段T14：灰阶调制信号S3、第一发光控制信号S4均为低电位，发光器件D1发光。
其中，在图4、图5所示的实施例中，第二布线可以用于传输第一发光控制信号S4，第三布线用于传输灰阶调制信号S3。
如图6所示，上述实施例中像素电路的SPICE(Simulation program withintegrated circuit emphasis，仿真电路模拟器)模拟出的模拟效果。时间位于大约21μs的时刻，灰阶调制信号S4从高电平变为低电平，于是流经驱动晶体管T5的电流即发光电流IOLED从0开始逐步地上升到与数据信号的电位VDATA对应的电流值。可以观察到，发光电流IOLED的上升时间约3μs，这主要是像素电路中发光器件D1对应着的电容需要一定的充电时间。
如图7所示，上述实施例中像素电路在驱动晶体管T5的阈值电压正负漂移0.5V时，发光电流IOLED变化的SPICE仿真情况。仿真设置发光电流IOLED的范围在30nA-300nA之间，在驱动晶体管T5的阈值电压漂移±0.5V的情况下，发光电流IOLED的相对变化率绝对值不超过3％，大部分情况不超过0.8％，由于仿真所用SPICE模型与实际工艺制备的器件存在一定误差，仿真结果可能与实际有所出入。但此仿真结果也可以一定程度上能表明，上述实施例提供的像素电路基本上可以满足高分辨率的显示要求。
如图8所示，上述实施例中像素电路在PWM工作模式下，发光电流IOLED的SPICE仿真情况。PWM模式一般在低灰阶亮度下使用，该仿真模拟的是发光电流IOLED在50nA左右的PWM工作模式。此工作模式下，像素电路在初次复位、编程等阶段完成后，初始化控制信号S1、写入控制信号S2以及第一发光控制信号S3保持不变，仅由灰阶调制信号S4调制发光器件D1的发光时间。此处仿真仅验证灰阶调制信号S4在PWM调制下，发光器件D1具有PWM亮度输出的功能。
在其中一个实施例中，本实施例提供一种显示面板，其包括上述任一实施例中的像素电路。
可以理解的是，本实施例提供的显示面板，通过第一发光控制单元10的控制端与补偿单元30的控制端共用第二布线，可以节省像素电路的布线数量，进而提高了显示分辨率；同时，驱动单元20的控制端仅配置了补偿单元30，减少了驱动单元20的控制端的漏电路径，可以降低驱动单元20的控制端漏电流。
或者本实施例提供的显示面板，通过第一发光控制晶体管T4的栅极与补偿晶体管T2的栅极共用第二布线，可以节省像素电路的布线数量，进而提高了显示分辨率；同时，驱动晶体管T5的栅极仅配置了补偿晶体管T2，减少了驱动晶体管T5的栅极漏电路径，可以降低驱动晶体管T5的栅极漏电流。
其中，第二布线可以用于传输第一发光控制信号S3或者第一发光控制信号S4。第三布线可以用于传输灰阶调制信号S3或者灰阶调制信号S4。
如图9所示，在其中一个实施例中，显示面板可以包括叠层设置的双PI层701、隔离层702、缓冲层703、多晶硅层704、第一栅极绝缘层705、第二栅极绝缘层706、第一金属层707、第二金属层、第一层间介质层709、IGZO有源层711、第三栅极绝缘层712、第二层间介质层713、第三金属层714、钝化层715、第一源漏金属层716、第一平坦层717、第二平坦层718、第二源漏金属层719、阳极720、像素界定层721、支撑层722、发光层723和阴极724。其中，第二金属层可以包括第一金属块708和第二金属块710。
其中，驱动晶体管T5可以包括多晶硅层704、第一栅极绝缘层705、第一金属层707以及第一源漏金属层716，如此可以构成多晶硅器件700。
其中，补偿晶体管T2可以包括第一层间介质层709、IGZO有源层711、第三栅极绝缘层712、第二层间介质层713、第三金属层714以及第一源漏金属层716。
在其中一个实施例中，补偿晶体管T2还可以包括第二金属层710，如此可以构成双栅型IGZO器件800。其中，第二金属层710与第三金属层714分别为双栅型IGZO器件800的两个栅极。第一金属层707、第一金属块708、第一源漏金属层716和第二源漏金属层719彼此位于不同的膜层，可以用来制备(Metal-Insulator-Metal,MIM)电容器。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的像素电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (16)

1.一种像素电路，其特征在于，包括：
第二布线；
第一发光控制单元，所述第一发光控制单元的控制端与所述第二布线电性连接；
驱动单元，所述驱动单元的一端与所述第一发光控制单元的一端电性连接；以及
补偿单元，所述补偿单元的一端与所述驱动单元电性连接，所述补偿单元的另一端与所述驱动单元的控制端电性连接，所述补偿单元的控制端与所述第二布线电性连接。
2.根据权利要求1所述的像素电路，其特征在于，所述补偿单元中采用的开关元件为N沟道型氧化物薄膜晶体管；所述第一发光控制单元中采用的开关元件为P沟道型薄膜晶体管。
3.根据权利要求2所述的像素电路，其特征在于，所述第一发光控制单元中采用的开关元件为多晶硅薄膜晶体管；所述驱动单元中采用的开关元件为多晶硅薄膜晶体管。
4.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：
第一布线；
第三布线；
第四布线；
第五布线；
第二发光控制单元，所述第二发光控制单元的一端与所述第一布线电性连接，所述第二发光控制单元的另一端与所述驱动单元的另一端电性连接，所述第二发光控制单元的控制端与所述第三布线电性连接；以及
初始化单元，所述初始化单元的一端与所述第四布线电性连接，所述初始化单元的控制端与所述第五布线电性连接，所述初始化单元的另一端与所述第一发光控制单元的一端、所述第一发光控制单元的另一端以及所述驱动单元的控制端中的任一个电性连接；
其中，在所述像素电路的初始化阶段中，所述补偿单元、所述第一发光控制单元以及所述初始化单元中的至少一个处于导通状态。
5.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：
第一布线，所述第一布线与所述第一发光控制单元的另一端电性连接；
第三布线；
第四布线；
第五布线；
第二发光控制单元，所述第二发光控制单元的一端与所述驱动单元的另一端电性连接，所述第二发光控制单元的控制端与所述第三布线电性连接；以及
初始化单元，所述初始化单元的一端与所述第四布线电性连接，所述初始化单元的控制端与所述第五布线电性连接，所述初始化单元的另一端与所述第二发光控制单元的一端、所述第二发光控制单元的另一端以及所述驱动单元的控制端中的任一个电性连接；
其中，在所述像素电路的初始化阶段中，所述补偿单元、所述第二发光控制单元以及所述初始化单元同时处于导通状态。
6.根据权利要求4或者5所述的像素电路，其特征在于，所述第三布线用于传输灰阶调制信号；所述像素电路的一个发光阶段包括多个发光子阶段，至少两个发光子阶段中的有效发光时间不同。
7.根据权利要求6所述的像素电路，其特征在于，所述多个发光子阶段中的有效发光时间依次增加或者依次较小。
8.根据权利要求4或者5所述的像素电路，其特征在于，所述像素电路还包括：
第六布线；
第七布线；
第八布线；
发光单元，所述发光单元的一端与所述第一发光控制单元的另一端或者所述第二发光控制单元的另一端电性连接，所述发光单元的另一端与所述第六布线电性连接；以及
写入单元，所述写入单元的一端与所述第七布线电性连接，所述写入单元的控制端与所述第八布线电性连接，所述写入单元的另一端与所述驱动单元电性连接。
9.一种像素电路，其特征在于，包括：
第二布线；
第一发光控制晶体管，所述第一发光控制晶体管的栅极与所述第二布线电性连接；
驱动晶体管，所述驱动晶体管的源极/漏极中的一个与所述第一发光控制晶体管的源极/漏极中的一个电性连接；以及
补偿晶体管，所述补偿晶体管的源极/漏极中的一个与所述驱动晶体管电性连接，所述补偿晶体管的源极/漏极中的另一个与所述驱动晶体管的栅极电性连接，所述补偿晶体管的栅极与所述第二布线电性连接。
10.根据权利要求9所述的像素电路，其特征在于，所述补偿晶体管为N沟道型氧化物薄膜晶体管；所述第一发光控制晶体管为P沟道型薄膜晶体管。
11.根据权利要求10所述的像素电路，其特征在于，所述第一发光控制晶体管为多晶硅薄膜晶体管；所述驱动晶体管为多晶硅薄膜晶体管。
12.根据权利要求9所述的像素电路，其特征在于，所述像素电路还包括：
第一布线；
第三布线；
第四布线；
第五布线；
第二发光控制晶体管，所述第二发光控制晶体管的源极/漏极中的一个与所述第一布线电性连接，所述第二发光控制晶体管的源极/漏极中的另一个与所述驱动晶体管的源极/漏极中的另一个电性连接，所述第二发光控制晶体管的栅极与所述第三布线电性连接；以及
初始化晶体管，所述初始化晶体管的源极/漏极中的一个与所述第四布线电性连接，所述初始化晶体管的栅极与所述第五布线电性连接，所述初始化晶体管的源极/漏极中的另一个与所述第一发光控制晶体管的源极/漏极中的一个、所述第一发光控制晶体管的源极/漏极中的另一个以及所述驱动晶体管的栅极中的任一个电性连接；
其中，在所述像素电路的初始化阶段中，所述补偿晶体管、所述第二发光控制晶体管以及所述初始化晶体管中的至少一个处于导通状态。
13.根据权利要求9所述的像素电路，其特征在于，所述像素电路还包括：
第一布线，所述第一布线与所述第一发光控制晶体管的源极/漏极中的另一个电性连接；
第三布线；
第四布线；
第五布线；
第二发光控制晶体管，所述第二发光控制晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的另一个电性连接，所述第二发光控制晶体管的栅极与所述第三布线电性连接；以及
初始化晶体管，所述初始化晶体管的源极/漏极中的一个与所述第四布线电性连接，所述初始化晶体管的栅极与所述第五布线电性连接，所述初始化晶体管的源极/漏极中的另一个与所述第二发光控制晶体管的源极/漏极中的一个、所述第二发光控制晶体管的源极/漏极中的另一个以及所述驱动晶体管的栅极中的任一个电性连接；
其中，在所述像素电路的初始化阶段中，所述补偿晶体管、所述第二发光控制晶体管以及所述初始化晶体管同时处于导通状态。
14.根据权利要求12或者13所述的像素电路，其特征在于，所述第三布线用于传输灰阶调制信号；所述像素电路的一个发光阶段包括多个发光子阶段，在所述多个发光子阶段中，所述灰阶调制信号的有效电平持续时间依次变化。
15.根据权利要求12或者13所述的像素电路，其特征在于，所述像素电路还包括：
第六布线；
第七布线；
第八布线；
发光器件，所述发光器件的阳极与所述第一发光控制晶体管的源极/漏极中的另一个或者所述第二发光控制晶体管的源极/漏极中的另一个电性连接，所述发光器件的阴极与所述第六布线电性连接；以及
写入晶体管，所述写入晶体管的源极/漏极中的一个与所述第七布线电性连接，所述写入晶体管的栅极与所述第八布线电性连接，所述写入晶体管的源极/漏极中的另一个与所述驱动晶体管的源极/漏极中的一个电性连接。
16.一种显示面板，其特征在于，包括如权利要求1至15任一项所述的像素电路。
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