CN113764514A - 一种SiC MOSFET器件及其制备方法 - Google Patents

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Abstract

本申请涉及碳化硅功率器领域，公开了一种SiC MOSFET器件及其制备方法，SiC MOSFET器件包括衬底、外延底层、基层、源极层、栅极、栅介质层、沟道段、沟道长度减缩段、浮空段、隔离层、源极和漏极；SiC MOSFET器件基于如下方法制备，包括：在衬底的第一表面上形成外延底层和基层，在基层上形成源极层和基极结，在沟槽内形成栅极、栅介质层、沟道段、沟道长度减缩段和浮空段，在栅极层上形成隔离层，在隔离层和源极层上形成源极，在衬底第二表面上形成漏极。本申请的栅介质层缺陷密度低，击穿电压高，可靠性高。

Description

一种SiC MOSFET器件及其制备方法
技术领域
本申请涉及碳化硅功率器件领域，尤其是涉及一种SiC MOSFET器件及其制备方法。
背景技术
碳化硅因其禁带宽度大、高热导率、高击穿场强、高电子饱和速率以及强抗辐射性，使得碳化硅功率半导体器件能够应用于高温、高压、高频以及强辐射的工作环境下。
垂直形MOSFET主要包括平面双注入型MOSFET和沟槽型MOSFET。其中，沟槽型MOSFET器件不存在JFET区电阻且具有更高的元胞密度，因而被认为具有更广泛的应用前景。
但是，在沟槽型MOSFET中，栅氧直接暴露于漂移区中，其栅氧拐角处电场集中。SiC的介电常数是SiO2介电常数的2.5倍，阻断状态下，沟槽底部的栅氧拐角处在没有达到SiC临界击穿电场时栅氧已经被提前击穿，器件可靠性下降。
发明内容
为了解决沟槽型SiC MOSFET器件栅氧提前击穿的问题，提高沟槽型SiC MOSFET器件的可靠性，本申请提供了一种SiC MOSFET器件及其制备方法。
第一方面，本申请提供一种SiC MOSFET器件，采用如下的技术方案：
一种SiC MOSFET器件，包括：
衬底，具有第一表面和相对的第二表面；
设于所述衬底第一表面上的外延层，所述外延层包括外延底层、位于所述外延底层上的基层、以及位于所述基层上的源极层，所述外延层开设有沟槽，所述沟槽贯穿所述源极层与所述基层并延伸至所述外延底层，所述沟槽具有位于所述外延底层中的槽底，所述沟槽的上部开口宽度大于其下部槽底的宽度，所述沟槽的两侧斜侧壁与所述第一表面的槽侧夹角介于50°~70°；
所述外延层顺从所述沟槽的槽内形状形成有重定义沟道层,所述重定义沟道层包括位于两侧斜侧壁上部的沟道段、位于其中一侧或两侧斜侧壁下部的沟道长度减缩段、以及位于所述槽底的浮空段；
覆盖所述重定义沟道层的栅介质层,包括第一介质层和第二介质层，其中，所述第一介质层设于所述沟槽的槽底，所述第二介质层覆盖所述沟槽的两侧斜侧壁且一体相连在所述第一介质层上，使所述沟槽的槽底上的介质厚度大于两侧斜侧壁的介质厚度；
设于所述沟槽内的栅极，所述栅极的底部受控在所述沟道长度减缩段的高度范围中。
通过上述技术方案，本申请沟槽上部开口宽度大于其下部槽底的宽度，且沟槽的两侧斜侧壁与所述第一表面的槽侧夹角介于50°~70°，因此可以降低沟槽内栅介质层的缺陷密度，还可以提高沟槽的载流子迁移率，降低导通电阻。此外，本申请的重定义沟道层可以重新定义沟道长度，以降低栅氧的缺陷密度，还可以抵御DS极反向击穿电压的电场，有效减少了栅介质层承受的电场强度，起到保护栅介质层的作用，进一步避免栅介质层被提前击穿，并使得器件的击穿电压提高。其次，由于沟槽的两侧主要为基层，与栅极导电类型相同的基层可以进一步抵御DS极反向击穿电压的电场，保护栅介质层，提高器件的可靠性。
优选的，所述SiC MOSFET器件还包括：
设于所述栅极上的隔离层；
设于所述隔离层和外延层上的源极；
设于所述衬底第二表面上的漏极；
所述沟槽的斜侧壁的晶面为(0327)、(0328)、(0329)、(0337)、(0338)或(0339)；所述栅介质层的第一介质层缺陷密度为1E10~1E11 cm-3。
经研发明人究发现，上述晶面的SiC材料刻蚀速率慢于其它晶面的刻蚀速率，因此沟槽斜侧壁的晶面为上述晶面，在上述晶面沟槽内形成的栅介质层，缺陷密度可低至1E10~1E11 cm-3；此外，上述晶面沟槽的电子迁移率高，最后使得器件的单位面积的导通电阻降低。
本申请的栅介质层的缺陷密度低，击穿电压高，不易被提前击穿，可靠性高。
优选的，所述沟道长度减缩段的上端延伸到所述基层的高度范围中。
由于基层的注入厚度能容许较大的制程误差，在沟槽两侧的斜侧壁下部设置沟道长度减缩段，不仅可以调整沟道长度，还可以稳定沟道段的注入浓度。
优选的，所述外延层还包括基极结，所述基极结位于所述基层上的所述源极层中，使所述源极层在所述外延层显露表面上为图案化，所述基极结不延伸到所述沟槽的槽开口。
通过上述技术方案，所述基极结与所述源极层配合，可以进一步提高沟槽的载流子迁移率，降低导通电阻。
优选的，所述第一介质层的材料选自氧化硅、氮化硅、氮氧化硅、氧化铝和高K材料中的一种或几种；所述第二介质层的材料选自氧化硅、氧化铝和高K材料中的一种或几种。
由于相关技术的沟槽槽底的栅氧拐角处在没有达到SiC临界击穿电场时栅氧已经被提前击穿，本申请通过第一介质层和第二介质层的配合，可以增加栅介质层在沟槽槽底的厚度，防止本申请栅介质层拐角处被提前击穿，进一步提高栅介质层的可靠性。此外，本申请在栅极的槽底设置第一介质层，可以使栅介质层承受更高的电场，同时防止槽底栅介质层被电场击穿或损坏。
优选的，所述第一介质层的厚度为600~2000埃，所述第二介质层的厚度为400~1200埃。
通过上述技术方案，上述厚度范围的第二介质层可以有效地抑制短沟槽效应，并保持良好的亚阈值斜率。上述厚度范围的第一介质层可以承受更高的电场同时防止槽底栅介质层被电场击穿或损坏。此外，为了保证沟槽的深度，使得沟槽内的栅极同时处于基层和外延层，所述第一介质层的顶面要低于基层的底面。
第二方面，本申请提供一种SiC MOSFET器件的制备方法，采用如下的技术方案：
一种SiC MOSFET器件的制备方法，用于制备上述SiC MOSFET器件，包括以下步骤：
在衬底的第一表面上形成外延层，所述外延层包括外延底、位于所述外延底层上的基层、以及位于所述基层上的源极层，所述外延层开设有沟槽，所述沟槽贯穿所述源极层与所述基层并延伸至所述外延底层，所述沟槽具有位于所述外延底层中的槽底，所述沟槽的上部开口宽度大于其下部槽底的宽度，所述沟槽的两侧斜侧壁与所述第一表面的槽侧夹角介于50°~70°；
在所述沟槽内形成重定义沟道层、栅介质层和栅极，所述重定义沟道层包括位于两侧斜侧壁上部的沟道段、位于其中一侧或两侧斜侧壁下部的沟道长度减缩段、以及位于所述槽底的浮空段，所述栅介质层覆盖所述重定义沟道层的栅介质层上并将所述栅极包裹；
在所述栅极层上形成隔离层；
在所述隔离层和源极层上形成源极；
在所述衬底第二表面上形成漏极。
通过上述技术方案，本申请制备方法简单，无需增加过多的工艺即可提高器件的可靠性。首先，在源极层内形成上部宽度大于其下部的宽度的沟槽，以降低沟槽内栅介质层的缺陷密度，还可以提高沟槽的载流子迁移率，降低导通电阻。其次，本申请在沟槽内形成沟道段，可以抵御DS极反向击穿电压的电场，有效减少了栅介质层承受的电场强度，起到保护栅介质层的作用，进一步避免栅介质层被提前击穿，并使得器件的击穿电压提高。
优选的，所述沟槽的开设方法包括以下步骤：
采用等离子体刻蚀所述源极层、基层和外延底层，以形成垂直形的沟槽，沟槽的槽底位于所述外延底层中，使用的第一刻蚀气体为SF6，或者为SF6和O2的混合气体；
采用等离子体刻蚀所述垂直形的沟槽的侧壁，以形成上部开口宽度大于其下部槽底宽度倒梯形的沟槽，所述沟槽的两侧斜侧壁与所述第一表面的槽侧夹角介于50°~70°，使用的第二刻蚀气体选自Cl2和O2的混合气体、BCl3和O2的混合气体、SF6和O2的混合气体与CF4和O2的混合气体的其中一种，刻蚀温度为800~1000℃。
本申请通过两步刻蚀法，先刻蚀形成垂直形的沟槽，然后采用等离子体刻蚀垂直形的沟槽的斜侧壁，从而最终形成上部宽度大于其下部的宽度以及斜侧壁与所述衬底的夹角为50°~80°的倒梯形的沟槽。在第二步刻蚀过程中，本申请采用第二刻蚀气体来刻蚀沟槽的斜侧壁，利用第二刻蚀气体和SiC材料的特性，最终形成晶面为(0327)、(0328)、(0329)、(0337)、(0338)或(0339)的沟槽斜侧壁，以提高沟槽的电子迁移率，降低器件的导通电阻。
优选的，所述重定义沟道层的形成方法包括以下步骤：
采用离子注入的方法将离子注入到沟槽的槽底和斜侧壁，以形成重定义沟道初始层，注入能量为30~400kev，注入剂量为1E12~9E13 cm-2，注入深度为0.1~0.5μm；当采用高温注入时离子注入温度为400~500℃，或者当采用低温注入时离子注入温度为15~35℃；
对所述重定义沟道初始层进行高温退火，以激活所述重定义沟道初始层中的离子，退火温度为1500~1900℃，退火时间为10~60min，退火的氛围为氩气或氮气；
光刻定义沟道长度减缩段的形成区域，采用离子注入的方法将离子注入到重定义沟道初始层的预设区，以形成沟道长度减缩段，注入能量为30~190kev，总注入剂量为1E12~9E14 cm-2；
其中，位于两侧斜侧壁上部的重定义沟道初始层为沟道段，位于槽底的重定义沟道初始层为浮空段，其中，沟道段、道长度减缩段和浮空段组成所述重定义沟道层。
通过上述技术方案，本申请将离子注入到沟槽的槽底或者沟槽的槽底和斜侧壁以形成所述沟道段，方法简单，由于离子的注入剂量较高，因此其掺杂浓度高于基层的掺杂浓度；此外，本申请通过对沟道段进行高温退火，可以减少损伤，提高沟道段的电子迁移率；该方法所形成的沟道段有效减少了栅介质层承受的电场强度，起到保护栅介质层的作用，进一步避免栅介质层被提前击穿，并使得器件的击穿电压提高。
相关SiC MOSFET器件一般是基层在开槽前定义沟道长度，本实施例是开槽后重新定义沟道长度，这样可以降低栅氧的缺陷密度。
优选的，所述栅介质层的形成方法包括以下步骤：
形成第一介质层，所述第一介质层的形成方法包括：
采用沉积的方法将高K材料、氧化硅、氮化硅、氮氧化硅和氧化铝中的一种或几种材料沉积在沟槽的槽底，形成厚度为600~2000埃的第一介质层；或者，
采用沉积的方法将单晶硅沉积在沟槽的槽底，然后采用热氧化的方法将单晶硅形成氧化硅，以形成厚度为600~2000埃的第一介质层；
形成第二介质层，所述第二介质层的制备方法包括：
采用沉积的方法将高K材料、氧化硅和氧化铝中的一种或几种材料沉积在所述沟槽的槽底和斜侧壁上，形成厚度为400~1200埃的第二介质层；或者，
采用沉积的方法将单晶硅沉积在所述沟槽的槽底和斜侧壁上，然后采用热氧化的方法将所述单晶硅形成氧化硅，氧化温度为600~900℃，以形成厚度为400~1200埃第一介质层；或者，
采用热生长的方法在所述沟槽的槽底和斜侧壁上形成厚度为400~1200埃的氧化层，生长温度为1100~1400℃，然后在氮元素或磷元素的氛围下进行退火，退火温度为1100~1300℃，最后在氩气氛围下进行二次退火，退火温度为1100~1300℃，以形成所述第二介质层；
其中，所述第一介质层和第二介质层的生长顺序可以调换。
本申请栅介质层的制备方法多样，且有效降低栅介质层的缺陷密度，提高栅介质层的可靠性。具体的，本申请通过第一介质层和第二介质层的配合，可以增加栅介质层在沟槽槽底的厚度，防止本申请栅介质层拐角处被提前击穿，进一步提高栅介质层的可靠性。此外，本申请在栅极的槽底设置第一介质层，可以使栅介质层承受更高的电场，同时防止槽底栅介质层被电场击穿或损坏。
此外，采用热生长的方法形成的所述第二介质层，有助于确保所述第二介质层的均匀性，有利于提高器件性能；通过高温退火以钝化第一或第二介质层与外延层和基层的界面，在退火过程中，氮元素或磷元素可扩散至第一或第二介质层与外延层和所述基层的界面的界面处，填补界面悬挂键或补偿电荷，进而降低界面态密度，提高载流子迁移率；同时，退火还有助于消除第一或第二介质层自身的晶格缺陷以进一步提高其致密性，有助于对栅极形成良好的保护，避免后续工艺中的杂质原子扩散至所述栅极中导致所述栅极的电阻增大。
优选的，所述基层的形成方法包括以下步骤：
采用离子注入的方法将离子注入到外延层的表面，以在外延层内形成所述基层，注入能量为30~400kev，注入剂量为1E13~9E14 cm-2，注入深度为0.3~1μm，当采用高温注入时离子注入温度为400~500℃，或者当采用低温注入时离子注入温度为15~35℃。
综上所述，本申请包括以下至少一种有益技术效果：
1、本申请对SiC MOSFET器件结构进行了优化，沟槽栅结构的设计有助于降低器件导通电阻和导通功耗，还可使器件具有较小的输入电容，提升器件开关速率，降低开关功耗；导电沟槽由横向改为纵向，可有效节约器件面积，功率密度更大。
2、本申请SiC MOSFET的沟槽的上部开口宽度大于其下部槽底的宽度，使得沟槽具有50°~70°倾斜坡面，因此可以降低沟槽内栅介质层的缺陷密度，还可以提高沟槽的载流子迁移率，降低导通电阻。
3、本实施例的重定义沟道层可以在开槽后重新定义沟道长度，以降低栅氧的缺陷密度。
4、本申请SiC MOSFET的栅介质层的缺陷密度为1E10~1E11 cm-3，明显低于相关技术的栅氧(一般为1E12 cm-3)，因此本申请的栅介质层的击穿电压高，不易被提前击穿，可靠性高。
5、本申请SiC MOSFET的栅介质层可以抵御DS极反向击穿电压的电场，减少栅介质层承受的电场强度，保护栅介质层避免其被提前击穿，从而提高栅介质层的可靠性。
6、本申请SiC MOSFET的制备方法简单，无需增加过多的工艺即可提高器件的可靠性。
附图说明
图1是本申请较佳实施例的SiC MOSFET器件的剖视图。
图2是本申请较佳实施例的SiC MOSFET器件的立体剖视图。
图3是本申请较佳实施例的制备SiC MOSFET器件的过程中的在衬底上形成外延层的示意图。
图4是本申请较佳实施例的制备SiC MOSFET器件的过程中的在外延层内形成基层的示意图。
图5是本申请较佳实施例的制备SiC MOSFET器件的过程中的在基层内形成源极层和基极结的示意图。
图6是本申请较佳实施例的制备SiC MOSFET器件的过程中的形成垂直形的沟槽的示意图。
图7是本申请较佳实施例的制备SiC MOSFET器件的过程中的形成倒梯形的沟槽的示意图。
图8是本申请较佳实施例的制备SiC MOSFET器件的过程中的在沟槽的槽底和斜侧壁形成沟道段的示意图。
图9是本申请较佳实施例的制备SiC MOSFET器件的过程中的形成第一介质层的示意图。
图10是本申请较佳实施例的制备SiC MOSFET器件的过程中的形成SiN介质层的示意图。
图11是本申请较佳实施例的制备SiC MOSFET器件的过程中的形成SiN介质层的刻蚀区域的示意图。
图12是本申请较佳实施例的制备SiC MOSFET器件的过程中去除用作光刻胶的第一介质层的示意图。
图13是本申请较佳实施例的制备SiC MOSFET器件的过程中的在将沟道段的预设区形成沟道长度减缩段的示意图。
图14是本申请较佳实施例的制备SiC MOSFET器件的过程中的去除SiN介质层和沟槽斜侧壁的用作光刻胶的第一介质层的示意图。
图15是本申请较佳实施例的制备SiC MOSFET器件的过程中形成第二介质层的示意图。
图16是本申请较佳实施例的制备SiC MOSFET器件的过程中的在沟槽内形成栅极的示意图。
图17是本申请较佳实施例的制备SiC MOSFET器件的过程中的将源极层和基极结裸露的示意图。
图18是本申请较佳实施例的制备SiC MOSFET器件的过程中的将栅极上形成隔离层的示意图。
图19是本申请较佳实施例的制备SiC MOSFET器件的过程中的形成源极和漏极的示意图。
图20本申请另一实施例的SiC MOSFET器件的剖视图。
附图标记说明：
10、衬底；11、第一表面；12、第二表面；20、外延底层；30、基层；40、源极层；50、基极结；60、栅极；61、沟槽；62、沟道段；63、沟道长度减缩段；64、浮空段；65、栅介质层；651、第一介质层；652、第二介质层；66、重定义沟道初始层；67、SiN介质层；68、光罩；70、隔离层；80、源极；90、漏极。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是作为理解本申请的发明构思一部分实施例，而不能代表全部的实施例，也不作唯一实施例的解释。基于本申请中的实施例，本领域普通技术人员在理解本申请的发明构思前提下所获得的所有其他实施例，都属于本申请保护的范围内。
需要说明，若本申请实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。为了更方便理解本申请的技术方案，以下将本申请的场效晶体管结构及其制造方法做进一步详细描述与解释，但不作为本申请限定的保护范围。
SiC MOSFET 器件的失效多开始于栅氧化层的失效，故栅氧化层的可靠性对SiCMOSFET 器件起着至关重要的作用。栅氧化层的失效多表现为器件的漏电流逐渐增大，直至发生击穿。
SiC材料含有Si原子，通过热氧化方法即可以形成SiO2栅氧化膜，但由于其含有C原子在实际热氧化过程中不能完全变成气体离开氧化层，C残留会造成结构缺陷。又由于SiC距SiO2导带的势垒高度也较低，这些都使得SiO2/SiC***中的界面缺陷阱电荷比SiO2/Si***多两个数量级。
本实施例通过晶格缺陷低的栅介质层来提高栅介质层的可靠性，此外，还通过沟道段来防止降低沟槽栅介质层的电场强度，避免槽栅介质层过早击穿。
参见图1和图2，本实施例提供的一种SiC MOSFET器件，包括衬底10、外延层、栅极60、栅介质层65、隔离层70、源极80、漏极90和重定义沟道层，所示外延层包括外延底层20、基层30、源极层40和基极结50，所述重定义沟道层包括沟道段62、沟道长度减缩段63和浮空段64；其中，衬底10、外延底层20、源极层40和沟道长度减缩段63的导电类型为第一导电类型，基层30、基极结50、栅极60、沟道段62和浮空段64的导电类型为第二导电类型。具体的，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。优选的，第一导电类型为N型，第二导电类型为P型。
衬底10具有第一表面11和相对的第二表面12，其中，外延底层20包括外位于衬底10第一表面11上的延底层20、位于延底层20上的基层30、以及位于基层30上的源极层40。
衬底10和外延底层20的材料均为SiC。衬底10的晶面为(0001)。经发明人研究发现，在这个晶面的SiC材料有利于外延底层20的生长，可以提高衬底10和外延底层20的界面特性。此外，在晶面为(0001)的SiC衬底10上偏轴4°~8°生长外延底层20，可进一步提高衬底10和外延底层20的界面特性。外延底层20的厚度和掺杂浓度根据器件的要求进行设计，本实施例不作具体限定。
基层30通过离子注入的方法将Al离子注入到外延底层20的表面形成的。其中，基层30的导电类型与外延底层20的导电类型相反。此外，本实施例还可以将其它离子注入到外延底层20的表面以形成导电类型与外延底层20相反的基层30。其中，离子的注入能量、注入剂量和注入深度决定了基层30的掺杂浓度和厚度。
优选的，基层30的离子的注入能量为30~400kev，示例性为30 kev、50 kev、100kev、150 kev、200 kev、250 kev、300 kev、350 kev、400kev。更优的，基层30的离子的注入能量为100~300kev。
优选的，基层30的离子的注入剂量为1E13~9E14 cm-2，示例性为1E13cm-2、3E13cm-2、5E13cm-2、8E13cm-2、1E14cm-2、3E14cm-2、5E14cm-2、7E14cm-2、9E14cm-2。更优的，基层30的离子的注入剂量为5E13~5E14 cm-2。
优选的，基层30的离子的注入深度为0.3~1μm，示例性为0.3μm、0.4μm、0.5μm、0.6μm、0.7μm、0.8μm、0.9μm、1μm。更优的，基层30的离子的注入剂量为0.5~0.8μm。
需要说明的是，基层30的离子可以进行高温注入，也可以进行常温注入，优选的，基层30的离子的注入温度为400~500℃或者15~35℃。
源极层40通过光刻定义出图形，然后在基层30表面对应于源极层40的位置进行离子注入，形成导电类型与外延底层20相同的源极层40。优选的，源极层40中离子的注入能量为30~190kev，注入剂量为1E13~1E15 cm-2。
基极结50位于基层30上的源极层40中，使源极层40在外延层显露表面上为图案化，其中，基极结50不延伸到沟槽61的槽开口。
基极结50通过光刻定义出图形，然后在基层30表面对应于基极结50的位置进行离子注入，形成导电类型与外延底层20相反的基极结50。优选的，基极结50中离子的注入能量为30~190kev，注入剂量为1E14~1E15 cm-2。
在本申请的另一实施例中，外延层可以没有基极结。
具体的，外延底层20开设有沟槽61，沟槽61贯穿沿着源极层40和基层30并延伸至外延底层20，沟槽61具有位于外延底层20中的槽底，沟槽61的上部开口宽度大于其下部槽底的宽度，沟槽61的两侧斜侧壁与第一表面11的槽侧夹角介于50°~70°。本实施例槽61的上部开口宽度大于其下部槽底的宽度，使得沟槽61的两侧斜侧壁与第一表面11的槽侧夹角介于50°~70°，这样可以进一步使得沟槽61斜侧壁的SiC形成以下晶面：(0327)、(0328)、(0329)、(0337)、(0338)或(0339)。经研发明人究发现，上述晶面的SiC材料刻蚀速率慢于其它晶面的刻蚀速率，因此沟槽61斜侧壁的晶面为上述晶面，在上述晶面沟槽61内形成的栅介质层65，缺陷密度可低至1E10~1E11 cm-3，因此提高沟槽61的电子迁移率，从而降低器件的导通电阻，最后使得器件的单位面积的导通电阻降低。
需要说明的是，在沟槽61形成后，外延底层20顺从沟槽61的槽内形状形成有重定义沟道层，重定义沟道层包括位于两侧斜侧壁上部的沟道段62、位于其中一侧或两侧斜侧壁下部的沟道长度减缩段63以及位于槽底的浮空段64。
相关SiC MOSFET器件一般是基层30在开槽前定义沟道长度，本实施例是开槽后重新定义沟道长度，这样可以降低栅氧的缺陷密度。
具体的，载流子可以通过沟道长度减缩段63直接进入基层30，从而缩减沟道长度。
优选的，沟道长度减缩段63的上端延伸到基层30的高度范围中。
由于基层30的厚度取决于产品设计需求，也就是说，基层30的厚度预先决定后作为公版结构，基于沟槽长度调整的需要，当调整的幅度较小时，可以在沟槽一侧的斜侧壁下部设置沟道长度减缩段63，如图20所示；当调整的幅度较大时，可以在沟槽两侧的斜侧壁下部设置沟道长度减缩段63，如图1所示；这样可以在基层30注入的公版下制作出不同沟道长度的SiC MOSFET器件。
此外，由于基层30的注入厚度能容许较大的制程误差，在沟槽两侧的斜侧壁下部设置沟道长度减缩段63，不仅可以调整沟道长度，还可以稳定沟道段62的注入浓度。
本实施例的重定义沟道层可以通过离子注入的方法，将离子注入到沟槽61槽底和斜侧壁的SiC表面来形成；也可以通过沉积SiC的方法来形成。本实施例的重定义沟道层用于抵御DS极反向击穿电压的电场，以减少了栅介质层65承受的电场强度，保护栅介质层65，避免栅介质层65被提前击穿，并使得器件的击穿电压提高。
此外，设于沟槽61两侧与栅极60导电类型相同的基层30，也可以抵御DS极反向击穿电压的电场，有效保护避免栅介质层65，提高器件的可靠性。
本实施例的沟道长度减缩段63可以通过离子注入的方法在沟道段62预设的区域进行离子注入形成的，其可以通过单边离子注入在沟道段62的一侧形成，也可以通过双边注入离子在沟道段62的两侧形成。
优选的，本实施例沟道长度减缩段63的电位与基层30的电位相同的，且连接在外延底层20和基层30之间。本实施例的沟道长度减缩段63可以使得栅极60不浮空，在没有点位浮空的情况下，有利于提高器件的动态特性。
本实施例的栅介质层65覆盖在重定义沟道层上，包括第一介质层651和第二介质层652，其中，第一介质层651设于沟槽61的槽底，第二介质层652覆盖沟槽61的两侧斜侧壁且一体相连在第一介质层651上，使沟槽61的槽底上的介质厚度大于两侧斜侧壁的介质厚度，这样可以消除槽底的柵氧作用。
本实施例的栅极60设于沟槽61内，栅极60的底部受控在沟道长度减缩段63的高度范围中。
具体的，栅极60的材料为多晶硅，其导电类型与外延底层20的导电类型相反，掺杂浓度为1018~1020 ions/cm3。优选的，栅极60的掺杂浓度可以与衬底10的掺杂浓度相同，以提高栅极60的导通性能。
为了防止沟槽61底部的栅介质层65拐角处在没有达到SiC临界击穿电场时被提前击穿，本实施例第二介质层652覆盖沟槽61的两侧斜侧壁且一体相连在第一介质层651上，使沟槽61的槽底上的介质厚度大于两侧斜侧壁的介质厚度。
优选的，第一介质层651的材料选自氧化硅、氮化硅、氮氧化硅、氧化铝和高K材料中的一种或几种；第二介质层652的材料选自氧化硅、氧化铝和高K材料中的一种或几种。
通过沟槽61、重定义沟道层、第一介质层651和第二介质层652材料的相互配合，本实施例的栅介质层65的缺陷密度为1E10~1E11 cm-3，明显低于相关技术的栅氧(一般为1E12cm-3)，因此本实施例的栅介质层65的击穿电压高，不易被提前击穿，可靠性高。
此外，本实施例通过第一介质层651和第二介质层652的配合，可以增加栅介质层65在沟槽61槽底的厚度，防止本实施例栅介质层65拐角处被提前击穿，进一步提高栅介质层65的可靠性。此外，本实施例在栅极60的底部设置第一介质层651，可以使栅介质层65承受更高的电场，同时防止底部栅介质层65被电场击穿或损坏。
优选的，第一介质层651的材料选自高K材料，第二介质层652的材料选自高K材料，在相同等效的氧化层厚度下，高K材料具有更厚的物料厚度，可以减少栅与沟槽61之间的直接隧穿电流。具体的，高K材料选自二氧化铪或过氧化锌。
更优的，第一介质层651的材料为过氧化锌，第二介质层652的材料为二氧化铪。
隔离层70设于栅极60上，由绝缘材料制成，用于隔绝栅极60和源极80。隔离层70的材料选自氧化硅、氮化硅、氮氧化硅、旋涂介电材料(s pi n - o n d i e l e c t r i cm a t e r ia l)、低介电常数介电材料(l o w - kdielectricmaterial)中的一种或几种。优选的，隔离层70的材料为USG(铀硅玻璃)和/或BPSG(硼磷硅玻璃)。本实施例中，源极80设于隔离层70、源极层40和基极结50上，由金属制成。
漏极90设于衬底10第二表面上，也是由金属制成。优选的，源极80和漏极90的金属材料选自Al、AlCu、AlSiCu中的一种。
本实施例还提供了一种SiC MOSFET器件的制备方法，用于制备上述SiC MOSFET器件，包括以下步骤：
S1、在衬底的第一表面上形成外延层；
具体的，包括以下步骤：
S11、在衬底的第一表面上形成外延底层；
参见图3，衬底10具有第一表面11和相对的第二表面12，具体的，在晶面为(0001)的SiC衬底10上偏轴4°~8°形成SiC的外延底层20。优选的，衬底10和外延底层20的导电类型为N型。
经发明人研究发现，在这个晶面的SiC材料有利于外延底层20的生长，可以提高衬底10和外延底层20的界面特性。外延底层20的厚度和掺杂浓度根据器件的要求进行设计，本实施例不作具体限定。
S12、在外延底层内形成基层；
参见图4，光刻定义基层区，形成光刻胶，显影后采用离子注入的方法将离子注入到外延底层20基层区的表面，以在外延底层20内形成基层30，注入能量为30~400kev，总注入剂量为1E13~9E14 cm-2，注入深度为0.3~1μm，当采用高温注入时离子注入温度为400~500℃，或者当采用低温注入时离子注入温度为15~35℃。其中，注入方式可以是单次注入，也可以是多次注入。
优选的，注入的离子为Al离子，对应在外延底层20内形成P型基层30。
S13、在基层内形成源极层；
参见图5，光刻定义源极区，形成光刻胶(图中未示出)，显影后采用离子注入的方法将离子注入到基层30源极区的表面，以在基层30内形成源极层40，注入能量为30~190kev，总注入剂量为1E13~9E15 cm-2。其中，注入方式可以是单次注入，也可以是多次注入。
优选的，注入的离子为P离子，对应在基层30内形成N型源极层40。
参见图5，光刻定义源极区的同时，定义基极区，在形成源极层后，去除光刻胶，采用离子注入的方法将离子注入到在源极区以外的基层30表面，以在基层30内形成基极结50，注入能量为30~190kev，总注入剂量为1E14~1E15 cm-2。其中，注入方式可以是单次注入，也可以是多次注入。
优选的，注入的离子为Al离子，对应在基层30内形成P型基极结50。
S14、形成沟槽；
具体的，包括以下步骤：
S141、形成垂直形的沟槽；
参见图6，形成5000~30000埃的SiO2掩膜(图中未示出)，光刻定义沟槽区，采用等离子体刻蚀源极层40和外延底层20，以形成深度为0.5~2μm的垂直形的沟槽61，沟槽61的槽底位于外延底层20中，使用的第一刻蚀气体为SF6，或者为SF6和O2的混合气体。
沟槽61贯穿源极层40与基层30并延伸至外延底层20，沟槽61具有位于外延底层20中的槽底。
S142、形成倒梯形的沟槽；
参见图7，采用等离子体刻蚀沟槽61的斜侧壁，以形成上部开口宽度大于其下部槽底的宽度的倒梯形的沟槽61，沟槽61的两侧斜侧壁与第一表面11的槽侧夹角介于50°~70°，使用的第二刻蚀气体选自Cl2和O2的混合气体、BCl3和O2的混合气体、SF6和O2的混合气体或CF4与O2的混合气体的其中一种，刻蚀温度为800~1000℃。
本实施例通过两步刻蚀法，先刻蚀形成垂直形的沟槽61，然后采用等离子体刻蚀沟槽61的斜侧壁，以获得精度高，损失少的倒梯形的沟槽61。
此外，在第二步刻蚀过程中，本实施例采用第二刻蚀气体来刻蚀沟槽61的斜侧壁，利用第二刻蚀气体和SiC材料的特性，得出SiC材料晶面为(0327)、(0328)、(0329)、(0337)、(0338)或(0339)的刻蚀速率慢于其它晶面的刻蚀速率，从而形成上述晶面的沟槽61斜侧壁，由于上述晶面的SiC材料具有相对较低的界面态，因此在后续形成栅介质层65时，可以降低栅介质层65的缺陷密度，同时提高沟槽61的电子迁移率，降低器件的导通电阻。
优选的，第二刻蚀气体为Cl2和O2的混合气体，Cl2与O2的气体流速比为(1~2):1。
S2、形成重定义沟道初始层；
参见图8，光刻定义保护区，采用离子注入的方法将离子注入到沟槽61的斜侧壁和槽底，形成重定义沟道初始层66，注入能量为30~400kev，总注入剂量为1E12~9E13 cm-2，注入深度为0.1~0.5μm，当采用高温注入时离子注入温度为400~500℃，或者当采用低温注入时离子注入温度为15~35℃。其中，注入方式可以是单次注入，也可以是多次注入。
优选的，注入的离子为Al离子，对应在沟槽61斜侧壁和槽底的SiC内形成P型重定义沟道初始层66。
优选的，沟槽61斜侧壁的离子的注入角度为0~40°，这样可以保证重定义沟道初始层66的厚度均匀性。
优选的，形成重定义沟道初始层66后，还包括以下步骤：对重定义沟道初始层66进行高温退火，以激活重定义沟道初始层66中的Al离子，退火温度为1500~1900℃，退火时间为10~60min，退火的氛围为氩气或氮气。
由于沟槽61在刻蚀形成过程中会产生损失且表面粗糙，若直接将Al离子注入到沟槽61内，会影响重定义沟道初始层66的质量。
优选的，在形成重定义沟道初始层66之前，采用热氧化的方法在在沟槽61的槽底和斜侧壁形成牺牲氧化层(图中未示出)，牺牲氧化层的厚度为200~1000埃，生长温度为800~1200℃；采用湿法腐蚀的方法去除牺牲氧化层。在形成重定义沟道初始层66之前先形成牺牲氧化层后又去除，可以减少沟槽61刻蚀所形成的缺陷，减少沟槽61表面的粗糙度，提高重定义沟道初始层66的形成质量。
本实施例将Al离子注入到沟槽61的斜侧壁和槽底以形成重定义沟道初始层66，方法简单，由于Al离子的注入剂量较高，因此其掺杂浓度高于基层30的掺杂浓度；此外，本实施例通过对重定义沟道初始层66进行高温退火，可以减少损伤，提高重定义沟道初始层66的电子迁移率；该方法所形成的重定义沟道初始层66有效减少了栅介质层65承受的电场强度，起到保护栅介质层65的作用，进一步避免栅介质层65被提前击穿，并使得器件的击穿电压提高。
S3、形成重定义沟道层和栅介质层；
具体的，包括以下步骤：
S31、形成第一介质层；
参见图9，第一介质层651覆盖在重定义沟道初始层66、以及沟槽61之外的表面(源极层40和基极结50)上，第一介质层651的制备方法包括以下三种：
第一种，采用沉积的方法在沟槽61内将高K材料、氧化硅、氮化硅、氮氧化硅和氧化铝中的一种或几种材料沉积在沟槽61的槽底，形成厚度为600~2000埃的第一介质层651；
第二种，采用沉积的方法将单晶硅沉积在沟槽61的槽底，然后采用热氧化的方法将单晶硅形成氧化硅，以形成厚度为600~2000埃的第一介质层651。
为了利用第一介质层651作为光刻胶，在重定义沟道初始层66内形成沟道长度减缩段63，还包括以下步骤：
对沟槽61斜侧壁的第一介质层651进行刻蚀，将沟槽61斜侧壁的第一介质层651的厚度减薄至300~900埃。
S32、形成重定义沟道层；
具体的，包括以下步骤：
参见图10，在第一介质层651上沉积厚度为2000~10000埃的SiN介质层67；
参见图11，通过光罩68来光刻定义SiN介质层67的刻蚀区域，然后显影刻蚀SiN介质层67的刻蚀区域；
其中，SiN介质层67的刻蚀区域位于SiN介质层67的一侧或两侧，且刻蚀区域不能完全漏出基层30；
参见图12，将SiN介质层67的刻蚀区域裸露出来的用作光刻胶的第一介质层651去除，将重定义沟道初始层66的预设区域裸露出来；在本申请的其他实施例中，SiN介质层67的刻蚀区域裸露出来的用作光刻胶的第一介质层651可以在形成沟道长度减缩段63之后去除。
参见图13，采用离子注入的方法将离子注入到重定义沟道初始层的预设区，形成沟道长度减缩段63，注入能量为30~190kev，总注入剂量为1E12~9E14 cm-2。其中，注入方式可以是单次注入，也可以是多次注入。
需要说明的是，位于两侧斜侧壁上部的重定义沟道初始层66为沟道段62，位于槽底的重定义沟道初始层66为浮空段64，其中，沟道段62、道长度减缩段63和浮空段64组成重定义沟道层，本申请的重定义沟道层顺从沟槽61的槽内形状形成。
优选的，注入的离子为P离子，对应在重定义沟道初始层66内形成N型沟道长度减缩段63。
优选的，重定义沟道初始层66斜侧壁的离子的注入角度为20°~40°，这样可以保证离子注入到重定义沟道初始层66的预设区。
对沟道长度减缩段63进行高温退火，以激活沟道长度减缩段63中的P离子，退火温度为1500~1900℃，退火时间为10~60min，退火的氛围为氩气或氮气。
参见图14，去除SiN介质层67和沟槽61斜侧壁的用作光刻胶的第一介质层651，保留沟槽61槽底、源极层40和基极结50上的第一介质层651；
S43、形成第二介质层；
参见图15，第二介质层652覆盖在重定义沟道层、以及沟槽61之外的表面(源极层40和基极结50)上，第一介质层651的制备方法包括以下三种：
第一种，采用沉积的方法将高K材料、氧化硅和氧化铝中的一种或几种材料沉积在沟槽61的槽底和斜侧壁上，形成厚度为400~1200埃的第二介质层652；
第二种，采用沉积的方法将单晶硅沉积在沟槽61的槽底和斜侧壁上，然后采用热氧化的方法将单晶硅形成氧化硅，氧化温度为600~900℃，以形成厚度为400~1200埃第二介质层652；
第三种，采用热生长的方法在沟槽61的槽底和斜侧壁上形成厚度为400~1200埃的氧化层，生长温度为1100~1400℃，然后在氮元素或磷元素的氛围下进行退火，退火温度为1100~1300℃，最后在氩气氛围下进行二次退火，退火温度为1100~1300℃，以形成第二介质层652。
本实施例中第二介质层652的三种制备方法都可以有效降低栅介质层65的缺陷密度。
需要说明的是，栅介质层65的缺陷密度越小，载流子发生散射的程度越低，器件的迁移率越大，电阻率越小，通过相同电流时，功耗越小，电流承载能力越大。其中，决定栅介质层65寿命的关键在于重离子在栅介质层65中造成的氧化层结构缺陷。
具体的，1、采用沉积的方法将高K材料沉积形成第二介质层652，可降低薄膜中的空位密度和缺陷；2、采用沉积的方法先形成单晶硅然后氧化形成氧化硅以形成第二介质层652，在600~900℃下低温氧化，可以减少薄膜中的空位密度和缺陷；3、采用热生长的方法形成的第二介质层652，有助于确保第二介质层652的均匀性，有利于提高器件性能；通过高温退火以钝化第一或第二介质层652与外延底层20和基层30的界面，在退火过程中，氮元素或磷元素可扩散至第一或第二介质层652与外延底层20和基层30的界面的界面处，填补界面悬挂键或补偿电荷，进而降低界面态密度，提高载流子迁移率；同时，退火还有助于消除第一或第二介质层652自身的晶格缺陷以进一步提高其致密性，有助于对栅极60形成良好的保护，避免后续工艺中的杂质原子扩散至栅极60中导致栅极60的电阻增大。
需要说明的是，在其他实施例中，在形成重定义沟道初始层66后，可以先通过光刻定义保护区、形成光刻胶等方法，先在重定义沟道初始层66的预设区域形成沟道长度减缩段63，然后再形成第一介质层651和第二介质层652，即，步骤3完成后，先进行步骤S42，然后再进行步骤S61和S43，其中，第一介质层651和第二介质层652的形成步骤可能需要进行微调整。此外，在其他实施例中，第一介质层651和第二介质层652的形成步骤也可以互换。
S4、在沟槽内形成栅极；
具体的，包括以下步骤：
S41、参见图16，采用LPCVD的方法在沟槽61内沉积多晶硅，然后通过in-situ的方法掺杂或注入离子，以形成导电类型与外延底层20相反的栅极60，栅极60的掺杂浓度为1018~1020 ions/cm3，厚度为1000~1500埃。
S42、参见图17，采用刻蚀或和平坦化(CMP)的方法去掉顶部的栅极60和栅介质层65，将源极层40和基极结50裸露出来。
优选的，沟槽61内栅极60的上表面低于源极层40和基极结50的上表面，以便于后续形成隔离层70。更优的，沟槽61内栅极60的上表面比源极层40和基极结50的上表面低10~1000埃。
S5、形成隔离层；
参见图18，采用高密度等离子沉积的方法在栅极60上形成隔离层70，然后通过光刻定义，刻蚀去栅极60以外的隔离层70，将源极层40和基极结50裸露出来。
S6、形成源极和漏极；
参见图19，在隔离层70、源极层40和基极结50的表面沉积金属形成源极80；对衬底10进行减薄，并在衬底10的第二表面沉积金属形成漏极90。优选的，源极80和漏极90的金属材料选自Al、AlCu、AlSiCu中的一种。

Claims (10)

1.一种SiC MOSFET器件，其特征在于，包括：
衬底(10)，具有第一表面(11)和相对的第二表面(12)；
设于所述衬底(10)第一表面(11)上的外延层，所述外延层包括外延底层(20)、位于所述外延底层(20)上的基层(30)、以及位于所述基层(30)上的源极层(40)，所述外延层开设有沟槽(61)，所述沟槽(61)贯穿所述源极层(40)与所述基层(30)并延伸至所述外延底层(20)，所述沟槽(61)具有位于所述外延底层(20)中的槽底，所述沟槽(61)的上部开口宽度大于其下部槽底的宽度，所述沟槽(61)的两侧斜侧壁与所述第一表面(11)的槽侧夹角介于50°~70°；
所述外延层顺从所述沟槽(61)的槽内形状形成有重定义沟道层,所述重定义沟道层包括位于两侧斜侧壁上部的沟道段(62)、位于其中一侧或两侧斜侧壁下部的沟道长度减缩段(63)、以及位于所述槽底的浮空段(64)；
覆盖所述重定义沟道层的栅介质层(65),包括第一介质层(651)和第二介质层(652)，其中，所述第一介质层(651)设于所述沟槽(61)的槽底，所述第二介质层(652)覆盖所述沟槽(61)的两侧斜侧壁且一体相连在所述第一介质层(651)上，使所述沟槽(61)的槽底上的介质厚度大于两侧斜侧壁的介质厚度；
设于所述沟槽(61)内的栅极(60)，所述栅极(60)的底部受控在所述沟道长度减缩段(63)的高度范围中。
2.如权利要求1所述的SiC MOSFET器件，其特征在于，所述SiC MOSFET器件还包括：
设于所述栅极(60)上的隔离层(70)；
设于所述隔离层(70)和所述外延层上的源极(80)；
设于所述衬底(10)第二表面(12)上的漏极(90)；
所述沟槽(61)的斜侧壁的晶面为(0327)、(0328)、(0329)、(0337)、(0338)或(0339)；
所述栅介质层(65)的第一介质层(651)缺陷密度为1E10~1E11 cm-3。
3.如权利要求1所述的SiC MOSFET器件，其特征在于，所述沟道长度减缩段(63)的上端延伸到所述基层(30)的高度范围中。
4.如权利要求1所述的SiC MOSFET器件，其特征在于，所述外延层还包括基极结(50)，所述基极结(50)位于所述基层(30)上的所述源极层(40)中，使所述源极层(40)在所述外延层显露表面上为图案化，所述基极结(50)不延伸到所述沟槽(61)的槽开口。
5.如权利要求1所述的SiC MOSFET器件，其特征在于，所述第一介质层(651)的材料选自氧化硅、氮化硅、氮氧化硅、氧化铝和高K材料中的一种或几种；所述第二介质层(652) 的材料选自氧化硅、氧化铝和高K材料中的一种或几种；
所述第一介质层(651)的厚度为600~2000埃，所述第二介质层(652)的厚度为400~1200埃。
6.一种SiC MOSFET器件的制备方法，其特征在于，包括以下步骤：
在衬底(10)的第一表面(11)上形成外延层，所述外延层包括外延底层(20)、位于所述外延底层(20)上的基层(30)、以及位于所述基层(30)上的源极层(40)；
所述外延层开设有沟槽(61)，所述沟槽(61)贯穿所述源极层(40)与所述基层(30)并延伸至所述外延底层(20)，所述沟槽(61)具有位于所述外延底层(20)中的槽底，所述沟槽(61)的上部开口宽度大于其下部槽底的宽度，所述沟槽(61)的两侧斜侧壁与所述第一表面(11)的槽侧夹角介于50°~70°；
在所述沟槽(61)内形成重定义沟道层、栅介质层(65)和栅极(60)，所述重定义沟道层包括位于两侧斜侧壁上部的沟道段(62)、位于其中一侧或两侧斜侧壁下部的沟道长度减缩段(63)、以及位于所述槽底的浮空段(64)，所述栅介质层(65)覆盖所述重定义沟道层的栅介质层上并将所述栅极(60)包裹；
在所述栅极(60)层上形成隔离层(70)；
在所述隔离层(70)和源极层(40)上形成源极(80)；
在所述衬底(10)第二表面(12)上形成漏极(90)。
7.如权利要求6所述的SiC MOSFET器件的制备方法，其特征在于，所述沟槽(61)的开设方法包括以下步骤：
采用等离子体刻蚀所述源极层(40)、基层(30)和外延底层(20)，以形成垂直形的沟槽(61)，沟槽(61)的槽底位于所述外延底层(20)中，使用的第一刻蚀气体为SF6，或者为SF6和O2的混合气体；
采用等离子体刻蚀所述垂直形的沟槽(61)的侧壁，以形成上部开口宽度大于其下部槽底宽度倒梯形的沟槽(61)，所述沟槽(61)的两侧斜侧壁与所述第一表面(11)的槽侧夹角介于50°~70°，使用的第二刻蚀气体选自于Cl2和O2的混合气体、BCl3和O2的混合气体、SF6和O2的混合气体与CF4和O2的混合气体的其中一种，刻蚀温度为800~1000℃。
8.如权利要求6所述的SiC MOSFET器件的制备方法，其特征在于，所述重定义沟道层的形成方法包括以下步骤：
采用离子注入的方法将离子注入到沟槽(61)的槽底和斜侧壁，以形成重定义沟道初始层(66)，注入能量为30~400kev，注入剂量为1E12~9E13 cm-2，注入深度为0.1~0.5μm，当采用高温注入时离子注入温度为400~500℃，或者当采用低温注入时离子注入温度为15~35℃；
对所述重定义沟道初始层(66)进行高温退火，以激活所述重定义沟道初始层(66)中的离子，退火温度为1500~1900℃，退火时间为10~60min，退火的氛围为氩气或氮气；
光刻定义沟道长度减缩段(63)的形成区域，采用离子注入的方法将离子注入到重定义沟道初始层的预设区，以形成沟道长度减缩段(63)，注入能量为30~190kev，总注入剂量为1E12~9E14 cm-2；
其中，位于两侧斜侧壁上部的重定义沟道初始层(66)为沟道段(62)，位于槽底的重定义沟道初始层(66)为浮空段(64)，其中，沟道段(62)、道长度减缩段(63)和浮空段(64)组成所述重定义沟道层。
9.如权利要求6所述的SiC MOSFET器件的制备方法，其特征在于，所述栅介质层(65)的形成方法包括以下步骤：
形成第一介质层(651)，所述第一介质层(651)的形成方法包括：
采用沉积的方法将高K材料、氧化硅、氮化硅、氮氧化硅和氧化铝中的一种或几种材料沉积在沟槽(61)的槽底，形成厚度为600~2000埃的第一介质层(651)；或者，
采用沉积的方法将单晶硅沉积在沟槽(61)的槽底，然后采用热氧化的方法将单晶硅形成氧化硅，以形成厚度为600~2000埃的第一介质层(651)；
形成第二介质层(652)，所述第二介质层(652)的形成方法包括：
采用沉积的方法将高K材料、氧化硅和氧化铝中的一种或几种材料沉积在所述沟槽(61)的槽底和斜侧壁上，形成厚度为400~1200埃的第二介质层(652)；或者，
采用沉积的方法将单晶硅沉积在所述沟槽(61)的槽底和斜侧壁上，然后采用热氧化的方法将所述单晶硅形成氧化硅，氧化温度为600~900℃，以形成厚度为400~1200埃第一介质层(651)；或者，
采用热生长的方法在所述沟槽(61)的槽底和斜侧壁上形成厚度为400~1200埃的氧化层，生长温度为1100~1400℃，然后在氮元素或磷元素的氛围下进行退火，退火温度为1100~1300℃，最后在氩气氛围下进行二次退火，退火温度为1100~1300℃，以形成所述第二介质层(652)；
其中，所述第一介质层(651)和第二介质层(652)的生长顺序可以调换。
10.如权利要求6所述的SiC MOSFET器件的制备方法，其特征在于，所述基层(30)的形成方法包括以下步骤：
采用离子注入的方法将离子注入到外延底层(20)的表面，以在外延底层(20)内形成所述基层(30)，注入能量为30~400kev，注入剂量为1E13~9E14 cm-2，注入深度为0.3~1μm，当采用高温注入时离子注入温度为400~500℃，或者当采用低温注入时离子注入温度为15~35℃。
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