CN113764502B - 一种ldmos半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其形成方法，其中，所述半导体器件包括：具有第一导电类型的第一区域；位于所述第一区域上的具有第二导电类型的第二区域；位于第二区域内具有第二导电类型的第一漂移区；位于所述第一漂移区的一侧具有隔离结构；以及，位于所述隔离结构下方的具有第一导电类型的第三区域；分别位于第一漂移区中的漏区和位于第二区域中的源区。本方案通过在隔离结构的下方掺杂形成第三区域，由于共享电荷效应，能够在横向电场达到临界击穿电场前完全耗尽第一漂移区，从而大幅度提高半导体器件源漏之间的击穿电压，同时，由于第三区域能够从第一漂移区引出更多的电子，从而降低半导体器件源漏之间的导通电阻。

Description

一种LDMOS半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种LDMOS半导体器件及其制造方法。
背景技术
横向扩散金属氧化物半导体(LDMOS，Lateral Double-Diffused MOSFET)由于其兼容互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)工艺，且能够承受较高的击穿电压，被广泛应用于功率集成电路，例如面向移动电话基站的射频功率放大器，也可以应用于高频(HF)、特高频(VHF)与超高频(UHF)广播传输器以及微波雷达与导航***等。LDMOS技术作为新一代基站放大器带来较高的功率峰均比、更高增益与线性度，同时为多媒体服务带来更高的数据传输率。
但是，随着移动通信应用持续增加对高性能LDMOS器件的需求，很难在不降低BV(Breakdown Voltage，击穿电压)的情况下实现更高的性能。例如，需要在BVds(源漏之间的击穿电压)和Rdson(源漏之间的导通电阻)之间进行权衡。
发明内容
本方案意在提供一种LDMOS半导体器件及其制造方法，以解决击穿电压和导通电阻之间难以权衡的问题。
为实现上述目的，本方案采用如下技术方案：
第一个方面，本方案提供了一种LDMOS半导体器件，包括：
具有第一导电类型的第一区域；
位于所述第一区域上的具有第二导电类型的第二区域；
位于第二区域内具有第二导电类型的第一漂移区；
位于所述第一漂移区的一侧具有隔离结构；以及，
位于所述隔离结构下方的具有第一导电类型的第三区域；
位于第一漂移区中具有第二导电类型的漏区；位于第二区域中具有第二导电类型的源区；其中，源区和漏区分别位于隔离结构的两侧。
在一种优选地实施例中，所述第二区域的掺杂浓度小于第一漂移区的掺杂浓度。
在一种优选地实施例中，所述第三区域的掺杂浓度范围为：1e12～1e14。
在一种优选地实施例中，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，第二导电类型为P型。
在一种优选地实施例中，所述第一漂移区的下方具有第二漂移区。
在一种优选地实施例中，所述半导体器件还包括：位于第二区域内的具有第一导电类型的阱区；所述第一漂移区和阱区被第二区域间隔开；所述源区位于阱区内。
在一种优选地实施例中，所述半导体器件还包括：位于所述第二区域上的栅极结构。
在一种优选地实施例中，所述栅极结构包括：位于所述第二区域上的栅极绝缘物层栅极绝缘层，在所述栅极绝缘物层栅极绝缘层上的栅极，以及在所述栅极的侧面上的间隔物；其中，所述栅极的一部分和所述间隔物的一部分位于所述隔离结构之上。
在一种优选地实施例中，所述半导体器件还包括：与源区的远离所述隔离结构的一侧邻接的体区。
在一种优选地实施例中，所述隔离结构为基于STI工艺形成的槽体；所述槽体内填充有绝缘物。
在一种优选地实施例中，所述半导体器件还包括：隔离接触孔；所述隔离接触孔穿过覆盖在所述隔离结构上方的介质层，延伸至槽体内部；
所述第三区域由所述隔离接触孔注入掺杂形成。
第二个方面，本方案提供了一种LDMOS半导体器件的制造方法，所述方法的步骤包括：
提供具有第一导电类型的第一区域作为衬底；
在所述衬底上形成具有第二导电类型的第二区域；
在所述第二区域内形成第一漂移区；
在所述第一漂移区的一侧形成隔离结构；
在所述隔离结构的下方进行掺杂，形成具有第一导电类型的第三区域；
在所述第一漂移区内形成具有第二导电类型的漏区；在所述第二区域内形成具有第二导电类型的源区；其中，源区和漏区分别位于隔离结构的两侧。
在一种优选地实施例中，所述第二区域的掺杂浓度小于第一漂移区的掺杂浓度。
在一种优选地实施例中，所述第三区域的掺杂浓度范围为：1e12～1e14。
在一种优选地实施例中，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，第二导电类型为P型。
在一种优选地实施例中，在所述第一漂移区的下方形成第二漂移区。
在一种优选地实施例中，所述方法的步骤还包括：在第二区域内形成具有第一导电类型的阱区；所述第一漂移区和阱区被第二区域间隔开；所述源区位于阱区内。
在一种优选地实施例中，所述方法的步骤还包括：在所述第二区域上形成栅极结构。
在一种优选地实施例中，所述栅极结构包括：位于所述第二区域上的栅极绝缘物层栅极绝缘层，在所述栅极绝缘物层栅极绝缘层上的栅极，以及在所述栅极的侧面上的间隔物；其中，所述栅极的一部分和所述间隔物的一部分位于所述隔离结构之上。
在一种优选地实施例中，所述方法的步骤还包括：在所述源区的远离于所述隔离结构的一侧形成体区。
在一种优选地实施例中，在所述第一漂移区的一侧形成隔离结构的步骤中，所述隔离结构是基于STI工艺形成的槽体，并在所述槽体内填充有绝缘物。
在一种优选地实施例中，在所述隔离结构的下方进行掺杂，形成具有第一导电类型的第三区域的步骤包括：
在所述隔离结构上方覆盖介质层；
利用刻蚀工艺，穿过所述介质层，并延伸至槽体内，形成隔离接触孔；
通过隔离接触孔，利用离子注入工艺，在所述隔离结构下方掺杂形成第三区域
有益效果
本方案通过在隔离结构的下方掺杂形成第三区域，由于共享电荷效应，能够在横向电场达到临界击穿电场前完全耗尽第一漂移区，从而大幅度提高半导体器件源漏之间的击穿电压，同时，由于第三区域能够从第一漂移区引出更多的电子，从而降低半导体器件源漏之间的导通电阻。
本方案可直接在刻蚀隔离接触孔后，通过隔离接触孔，利用离子注入工艺，在隔离结构下方掺杂形成第三区域，无需增加掩膜工艺，从而在提高半导体器件性能的情况下，缩减半导体器件制造的工艺步骤，提高半导体的制造效率，降低制造成本。
附图说明
图1示出本方案所述半导体器件的结构示意图。
图2示出本方案所述半导体器件制造方法的示意图。
图3示出根据本方案一个实施例的LDMOS器件的制造过程中一个阶段的结构的横截面图。
图4示出根据本方案一个实施例的LDMOS器件的制造过程中一个阶段的结构的横截面图。
图5示出根据本方案一个实施例的LDMOS器件的制造过程中一个阶段的结构的横截面图。
图6示出根据本方案一个实施例的LDMOS器件的制造过程中一个阶段的结构的横截面图。
图7示出根据本方案一个实施例的LDMOS器件的制造过程中一个阶段的结构的横截面图。
图8示出根据本方案一个实施例的LDMOS器件的制造过程中一个阶段的结构的横截面图。
图9示出根据本方案一个实施例的LDMOS器件的制造过程中一个阶段的结构的横截面图。
图10示出根据本方案一个实施例的LDMOS器件的制造过程中一个阶段的结构的横截面图。
标号说明
1、第一区域；
2、第二区域；
3、第一漂移区；
4、第二漂移区；
5、隔离结构；
6、第三区域；
7、阱区；
8、栅极结构；801、栅极绝缘层；802、栅极；803、间隔物；
9、源区；
10、体区；
11、漏区；
12、介质层；
13、隔离接触孔。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。因此，可以预见到例如因为制造技术和/或公差而导致示意图中的形状有所变化。因此，示例性实施例不应所述被认为限于图中所示区域的具体形状，而是还可以包括由例如制造工艺造成的形状偏差。在附图中，为了清晰起见，可能会放大某些层和区域的长度和尺寸。附图中的相似附图标记表示相似的部件。还应所述理解到，当某一层被称为“位于其它层或基板上”时，所述层可以直接位于其它层或基板上，或者也可以存在中间层。
针对现有技术中LDMOS器件的击穿电压和导通电阻之间存在的权衡问题，为了满足移动通信对LDMOS器件性能的需求，本方案提供一种半导体器件，所述器件包括：具有第一导电类型的第一区域；位于所述第一区域上的具有第二导电类型的第二区域；位于第二区域内具有第二导电类型的第一漂移区；位于所述第一漂移区的一侧具有隔离结构；以及，位于所述隔离结构下方的具有第一导电类型的第三区域。
所述LDMOS器件在隔离结构的下方形成第三区域，所述第三区域与第一漂移区的边界邻接。通过引入第三区域，由于共享电荷效应，能够在横向电场达到临界击穿电场前完全耗尽漂移区，从而大幅度提高半导体器件源漏之间的击穿电压，同时，由于第三区域能够从漂移区引出更多的电子，从而降低半导体器件源漏之间的导通电阻。
为使本方案的上述目的、特征和优点能够更为明显易懂，下面结合附图对本方案具体实施例做详细的说明。
如图1所示，为本方案所述半导体器件的一种实施例结构(即LDMOS器件)的示意图。所述LDMOS器件包括：具有第一导电类型的第一区域1；位于所述第一区域1上的具有第二导电类型的第二区域2；位于第二区域2内具有第二导电类型的第一漂移区3；位于所述第一漂移区3的一侧具有隔离结构5；以及，位于所述隔离结构5下方的具有第一导电类型的第三区域6。
本方案中，第一区域1作为半导体器件的衬底，所述衬底作为后续形成LDMOS器件的工艺平台。其中，所述衬底可以采用硅衬底。
在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。
当所述LDMOS器件为P型半导体器件时，所述衬底为N型掺杂；当所述LDMOS器件为N型半导体器件时，所述衬底为P型掺杂。在本实施例中，所述LDMOS器件为N型LDMOS器件，所述衬底掺杂有P型杂质离子，所述P型杂质离子可以为硼离子、镓离子、铟离子中的一种或几种。
本方案中，第二区域2为深N阱(Deep n-well，DNW)，通过在第一区域1上设置DNW，可以降低由衬底产生的耦合噪声，避免对LDMOS器件造成的不良影响。尤其是LDMOS器件应用于对噪声较为敏感的芯片。
本方案中，第一漂移区3位于第二区域2内，第一漂移区3的导电类型与第一区域1相反。在一种实施例中，若第一区域1的导电类型为P型，则第一漂移区3的导电类型为N型。在另一种实施方式中，若第一区域1的导电类型为N型，则第一漂移区3的导电类型为P型。此外，第二区域2的掺杂浓度小于第一漂移区3的掺杂浓度。
本方案中，位于第一漂移区3的下方具有第二漂移区4，第二漂移区4的导电类型与第二漂移区4的导电类型相同。在一种实例中，第二漂移区4可以为高压N型漂移区(HighVoltage N Float，HVNF)。通过形成HVNF层，可以提高器件载流子的迁移性能。
本方案中，在第一漂移区3的一侧形成隔离结构5。所述隔离结构5可以为浅沟隔离(Shallow Trench Isolation，STI)。即隔离结构5可以包括：形成在第一漂移区3一侧的沟槽和填充在沟槽中的绝缘物层(例如二氧化硅)。
本方案中，在隔离结构5下方，与第一漂移区3的边界邻接的位置形成第三区域6，第三区域6的导电类型与第一区域1的导电类型相同。在一种实施例中，若第一区域1的导电类型为P型，第一漂移区3的导电类型为N型，则第三区域6的导电类型为P型。在另一种实施方式中，若第一区域1的导电类型为N型，第一漂移区3的导电类型为P型，则第三区域6的导电类型为N型。
本方案中，第三区域6可以为P型环(p-ring)，所述第三区域6通过离子注入工艺形成在隔离结构5下方。所述第三区域6可以为P-ring，其掺杂浓度范围为：1e12～1e14；第三区域6的掺杂面积可以为:深度为0.35-0.7um，宽度为0.02-0.05um。在一种实施例中，第一漂移区3为N型，第二漂移区4为N型的情况下，第三区域6为P型；第三区域6的掺杂浓度为1e12，掺杂的面积为：深度为0.35um，宽度为0.02um。在一种实施例中，第一漂移区3为N型，第二漂移区4为N型的情况下，第三区域6为P型；第三区域6的掺杂浓度为1e13，掺杂的面积为：深度为0.5um，宽度为0.03um。在另一种示例中，第一漂移区3为P型，第二漂移区4为P型的情况下，第三区域6为N型；第三区域6的掺杂浓度为1e14，掺杂的面积为：深度为0.7um，宽度为0.05um。以上为第三区域6的掺杂示例，本领域技术人员应当明白，根据实际性能需求，掺杂的浓度和面积可以根据上述浓度和面积范围任意搭配。
本方案中，在第二区域2内形成具有第一导电类型的阱区7，所述阱区7通过第二区域2与所述第一漂移区3间隔开。所述阱区7与第一区域1的导电类型相同。在一种实施例中，若第一区域1的导电类型为P型，则阱区7的导电类型为P型。在另一种实施方式中，若第一区域1的导电类型为N型，则阱区7的导电类型为N型。
本方案中，在第二区域2上方形成栅极结构8。所述栅极结构8用于控制LDMOS沟道的开启和关断。所述栅极结构8包括：位于所述第二区域2上的栅极绝缘层801，在所述栅极绝缘层801上的栅极802，以及在所述栅极802的侧面上的间隔物803；所述栅极802的一部分和所述间隔物803的一部分位于所述隔离结构5之上。其中，栅极绝缘层801可以采用硅的氧化物；栅极802可以采用多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料；间隔物803可以采用硅的氧化物或硅的氮化物。在一种实施例中，栅极结构8包括：位于第二区域2上的二氧化硅，在二氧化硅上的多晶硅，以及在多晶硅的侧面的氮化硅。
在其他实施例中，所述栅极结构8还可以为金属栅(metal gate)结构，相应的，所述栅极绝缘层801为高k栅介质层12，所述栅极802为栅电极。其中，所述高k栅介质层12的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料，例如：HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等；所述栅极802的材料为导电材料，例如：W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
在其他实施例中，所述间隔物803的材料可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙可以为单层结构或叠层结构。
本方案中，在阱区7内形成源区9，在第一漂移区3内形成漏区11；源区9和漏区11分别位于所述栅极结构8的两侧。源区9和漏区11均为第二导电类型。在一种实施例中，第一漂移区3为N型，阱区7为P型的情况下，源区9和漏区11均为N型。在另一种实施例中，第一漂移区3为P型，阱区7为N型的情况下，源区9和漏区11均为P型。此外，源区9的掺杂浓度大于阱区7的掺杂浓度，漏区11的掺杂浓度大于第一漂移区3的掺杂浓度。另外，漏区11与隔离结构5邻接。
本方案中，在阱区7中形成体区10，所述体区10与源区9的远离栅极结构8的一侧邻接。所述体区10的导电类型与阱区7的导电类型相同。在一种实施例中，阱区7为P型，则体区10为P型。在另一种实施例中，阱区7为N型，则体区10为N型。此外，体区10的掺杂浓度大于阱区7的掺杂浓度，以降低接触电阻。
本方案中，在隔离结构5上覆盖介质层12，介质层12用于为形成隔离接触孔13提供工艺平台，通过隔离接触孔13引入导电结构，通过导电结构与其他电连接结构实现电隔离。所述隔离接触孔13穿过介质层12，延伸至槽体内部。在一种实施例中，形成隔离接触孔13后，利用所述隔离接触孔13，通过离子注入工艺，在隔离结构5下方形成第三区域6。
相应的，本方案还提供了一种半导体器件的形成方法。通过所述方法可以提高所形成的LDMOS器件的击穿电压，同时提高器件性能。如图2至图10为本方案一种半导体器件形成方法的一种实施例，以及各步骤对应的结构示意图。具体地，
如图2所示，为本方案所述半导体器件的制造方法的流程图。所述方法的步骤包括：
步骤S1，提供具有第一导电类型的第一区域1作为衬底；
步骤S2，在所述衬底上形成具有第二导电类型的第二区域2；
步骤S3，在所述第二区域2内形成第一漂移区3；
步骤S4，在所述第一漂移区3的一侧形成隔离结构5；
步骤S5，在所述隔离结构5的下方进行掺杂，形成具有第一导电类型的第三区域6；
步骤S6，在所述第一漂移区内形成具有第二导电类型的漏区；在所述第二区域内形成具有第二导电类型的源区；其中，源区和漏区分别位于隔离结构的两侧。
接下来，结合图3至图10对本方案所述半导体器件形成方法的具体过程做详细描述。
提供具有第一导电类型的第一区域1作为衬底结构。例如，可以对衬底(例如硅衬底)执行掺杂以形成第一区域1。第一导电类型可以为P型或N型。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。在一个实施例中，当所述LDMOS器件为N型半导体器件时，对硅衬底进行P型掺杂，形成P型衬底。其中，P型杂质可以为硼离子、镓离子、铟离子中的一种或几种。
如图3所示，在第一区域1上形成具有第二导电类型的第二区域2。第二导电类型可以为P型或N型，且第二导电类型与第一导电类型相反。因此，第二区域2与第一区域1的导电类型相反。例如，在P型衬底上面隔离出一层独立区域，所述区域通过N型轻掺杂形成(即DNW)，从而能够对衬底产生的耦合噪声进行隔离。其中，N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。在一种实施例中，第二区域2可以通过离子注入工艺对硅执行磷离子轻掺杂形成。由于第二区域2采用的是轻掺杂，因此，所述第二区域2的掺杂浓度小于第一漂移区3的掺杂浓度。
如图4所示，在第二区域2内的一侧形成第一漂移区3，所述第一漂移区3用于形成高阻区，为形成LDMOS器件提供击穿电压。形成所述第一漂移区3的工艺可以为扩散工艺或离子注入工艺。本实施例中，采用离子注入工艺形成所述第一漂移区3。
具体的，在所述第二区域2中形成所述第一漂移区3的工艺为：在第二区域2表面形成第一图形层(图中未示出)，所述第一图形层具有暴露出部分第二区域2的开口，以所述第一图形层为掩膜，沿开口向暴露出的第二区域2内进行离子注入，形成第一漂移区3。
在一种实施例中，所述第一漂移区3的导电类型与第一区域1的导电类型相反，即第一漂移区3中注入的离子类型与所述第一区中掺杂离子类型相反。第一漂移区3离子注入的类型为N型杂质离子，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。
在一种实施例中，所述第一图形层的材料为光刻胶材料。在形成所述第一漂移区3之后，采用湿法去胶或灰化工艺去除所述第一图形层。
此外，在一种实例中，该方法的步骤还可以包括：在第一漂移区3下方形成第二漂移区4。第二漂移区4可以是通过离子注入工艺，掺杂N型杂质离子，形成的高压N型漂移区(High Voltage N Float，HVNF)。通过HVNF层，提高器件载流子的迁移性能。第二漂移区4离子注入的类型为N型杂质离子，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。
如图5所示，在第一漂移区3的一侧形成隔离结构5。所述隔离结构5可以通过刻蚀工艺形成浅沟槽隔离(Shallow Trench Isolation，STI)。在一种实施例中，隔离结构5包括：形成在第一漂移区3一侧的槽体和填充在槽体内的二氧化硅。
如图6所示，在第二区域2内形成具有第一导电类型的阱区7；所述第一漂移区3和阱区7被第二区域2间隔开。具体的，形成所述阱区7可以采用离子注入工艺为：首先，在所述第二区域2表面形成第二图形层(未图示)，所述第二图形层覆盖所述第二区域2，具有暴露出部分第二区域2的开口，以所述第二图形层为掩膜，沿开口向暴露出的第二区域2内进行离子注入，形成阱区7。阱区7离子注入的类型为P型杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。所述第二图形层的材料与所述第一图形层的材料相同，均为光刻胶材料。此外，形成所述阱区7后，采用湿法去胶或灰化工艺去除所述第二图形层。
需要说明的是，在实际制作过程中，形成所述第一漂移区3和形成所述阱区7的两个工艺顺序可以互换，即先形成阱区7，之后再形成第一漂移区3。
如图7所示，接下来，可以通过掺杂工艺在阱区7中形成源区9，在第一漂移区3中形成漏区11。该源区9和该漏区11分别在栅极结构8的两侧。形成所述源区9和所述漏区11可以采用离子注入工艺。
具体的，在所述第二区域2中形成所述源区9和漏区11的工艺为：首先，在所述第二区域2表面上形成第三图形层(未示出)，所述第三图形层具有暴露出部分阱区7和部分第一漂移区3的开口，以所述第三图形层为掩膜，分别沿开口向暴露出的阱区7和第一漂移区3内进行离子注入，在第一漂移区3内形成漏区11，在阱区7内形成源区9。在形成源区9和漏区11后，去除第三图形层。所述第三图形层的材料可以为光刻胶材料，所述光刻胶材料的去除工艺如前所述，在此不再赘述。
在形成所述源区9和所述漏区11的过程中，源区9和漏区11离子注入的注入离子类型为N型杂质离子，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。
如图8所示，在阱区7中形成体区10，该体区10与源区9邻接。形成所述体区10的工艺为离子注入工艺，具体工艺流程与前面所述源区9与所述漏区11的具体形成工艺相似，在此不再赘述。
在形成所述体区10的过程中，体区10的离子类型为P型杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。
此外，在所述半导体结构的形成过程中，在形成所述漏区11、源区9和接触区后，通常还会进行热退火处理，从而起到修复晶格、激活掺杂离子的作用。
如图9所示，在第二区域2之上形成栅极结构8，该栅极结构8可以包括：位于第一区域1上的栅极绝缘物层801，在该栅极绝缘层801上的栅极802，以及在该栅极802的侧面上的间隔物803；所述栅极802的一部分和所述间隔物803的一部分位于所述隔离结构5之上。
具体的，形成所述栅极结构8的工艺包括：通过沉积和刻蚀工艺，形成栅极结构8两侧的间隔物803；在两侧的间隔物803之间，利用化学气相沉积或物理气相等沉积工艺在所述第二区域2上形成栅极绝缘层801；栅极绝缘层801形成后，在栅极绝缘层801形成半导体层，并通过化学机械研磨等方式对半导体层进行平坦化处理，使其形成位于两侧间隔物803之间的栅极802。
如图10所示，在所述隔离结构5的下方进行掺杂，形成具有第一导电类型的第三区域6。所述第三区域6与第一漂移区3的边界邻接。第三区域6的导电类型与第一区域1的导电类型相同。具体来说，所述第三区域6形成的过程为：在所述隔离结构5上方覆盖介质层12；利用刻蚀工艺，穿过所述介质层12，并延伸至槽体内，形成隔离接触孔13；通过隔离接触孔13，利用离子注入工艺，在隔离结构5下方形成第三区域6。所述第三区域6可以为P-ring，其掺杂浓度范围为：1e12～1e14；第三区域6的掺杂面积可以为:深度为0.35-0.7um，宽度为0.02-0.05um。本方案中，可以在形成隔离接触孔13后，通过隔离接触孔13，利用离子注入工艺，在隔离结构5下方形成P-ring，无需增加掩膜工艺，从而简化半导体器件的形成工艺。
在形成第三区域6后，在介质层12的上方覆盖光刻胶，光刻胶具有暴露出部分介质层12的开口，开口分别对应源区9、栅极802和漏区11的位置；分别沿开口进行刻蚀，形成与所述源区9，体区10，漏区11以及栅极802连通的接触孔，如图1所示。接触孔形成后，去除光刻胶。
经过仿真实验，利用本方案所述LDMOS半导体器件的导通电阻/击穿电压的性能更加优越，其相比于传动的STI结构，导通电阻/击穿电压的性能能够提高18％以上。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种LDMOS半导体器件，其特征在于，包括：
具有第一导电类型的第一区域；
位于所述第一区域上的具有第二导电类型的第二区域；
位于第二区域内具有第二导电类型的第一漂移区；
位于所述第一漂移区的一侧具有沟槽隔离结构；
位于所述隔离结构下方的第三区域，所述第三区域为P型环（p-ring），所述第三区域的掺杂深度为0.35-0.7μm，掺杂宽度为0.02-0.05μm；
位于第一漂移区中具有第二导电类型的漏区；位于第二区域中具有第二导电类型的源区；其中，源区和漏区分别位于隔离结构的两侧；
隔离接触孔，所述隔离接触孔穿过覆盖在所述隔离结构上方的介质层，延伸至槽体内部；所述第三区域由所述隔离接触孔注入掺杂形成；
其中，所述第一导电类型为P型，所述第二导电类型为N型。
2.根据权利要求1所述的LDMOS半导体器件，其特征在于，所述第一漂移区的下方具有第二漂移区。
3.根据权利要求1所述的LDMOS半导体器件，其特征在于，所述半导体器件还包括：
位于第二区域内的具有第一导电类型的阱区；
所述第一漂移区和阱区被第二区域间隔开；
所述源区和与源区的远离所述隔离结构的一侧邻接的体区均位于阱区内。
4.根据权利要求1所述的LDMOS半导体器件，其特征在于，所述半导体器件还包括：位于所述第二区域上的栅极结构；
所述栅极结构包括：位于所述第二区域上的栅极绝缘层 ，在所述栅极绝缘层 上的栅极，以及在所述栅极的侧面上的间隔物；其中，所述栅极的一部分和所述间隔物的一部分位于所述隔离结构之上。
5.一种LDMOS半导体器件的制造方法，其特征在于，所述方法的步骤包括：
提供具有第一导电类型的第一区域作为衬底；
在所述衬底上形成具有第二导电类型的第二区域；
在所述第二区域内形成第一漂移区；
在所述第一漂移区的一侧形成隔离结构；
在所述隔离结构上方覆盖介质层；利用刻蚀工艺，穿过所述介质层，并延伸至槽体内，形成隔离接触孔； 通过隔离接触孔，利用离子注入工艺，在所述隔离结构下方掺杂形成第三区域，所述第三区域为P型环（p-ring），所述第三区域的掺杂深度为0.35-0.7μm，掺杂宽度为0.02-0.05μm；
在所述第一漂移区内形成具有第二导电类型的漏区；在所述第二区域内形成具有第二导电类型的源区；其中，源区和漏区分别位于隔离结构的两侧，所述第一导电类型为P型，所述第二导电类型为N型。
6.根据权利要求5所述的方法，其特征在于，在所述第一漂移区的下方形成第二漂移区。
7.根据权利要求5所述的方法，其特征在于，所述方法的步骤还包括：在第二区域内形成具有第一导电类型的阱区；所述第一漂移区和阱区被第二区域间隔开；
所述源区与源区的远离所述隔离结构的一侧邻接的体区形成与阱区内。
8.根据权利要求5所述的方法，其特征在于，所述方法的步骤还包括：在所述第二区域上形成栅极结构；
位于所述第二区域上的栅极绝缘层 ，在所述栅极绝缘层 上的栅极，以及在所述栅极的侧面上的间隔物；其中，所述栅极的一部分和所述间隔物的一部分位于所述隔离结构之上。
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