CN113707557A - 半导体结构及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 238000000034 method Methods 0.000 claims description 23
- 230000005641 tunneling Effects 0.000 claims description 19
- 239000003989 dielectric material Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 169
- 238000005516 engineering process Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 238000013473 artificial intelligence Methods 0.000 description 2
- 238000013528 artificial neural network Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种半导体结构及其制备方法。该半导体结构的制备方法包括：提供基底，基底包括衬底、衬底介质层和全耗尽沟道层；其中，基底内形成有阱区；衬底介质层位于衬底上，且覆盖阱区；全耗尽沟道层层位于衬底介质层上；于全耗尽沟道层的上表面形成栅极结构；于全耗尽沟道层的上表面形成源极和漏极，源极与漏极分别位于栅极结构相对的两侧。上述半导体结构的制备方法，通过在阱区和浮栅之间形成全耗尽沟道层，可以减小半导体结构工作时的漏电流；同时，源极和漏极形成于全耗尽沟道层的上表面，源极和漏极的体积更大，与在基底中形成源极和漏极的方案相比，利用上述半导体结构的制备方法可以明显提高所得半导体结构的饱和电流。
Description
技术领域
本发明涉及半导体器件及其制造领域，特别是涉及一种半导体结构及其制备方法。
背景技术
非易失性存储器(non-volatile memory，NVM)是每个半导体工艺必备的器件，在芯片完全断电的时候，还能将现有的数据保持下来，在下次复电时读出，继续使用此数据。
NOR闪存是目前市场上两种主要的非易失性闪存技术之一。传统的NOR闪存单元响应速度较慢，随着人工智能、大数据等技术的不断发展，传统的NOR闪存单元越来越难以满足不断提高的计算要求。
发明内容
基于此，有必要针对传统的NOR闪存单元结构存在的漏电流较大、晶体管之间变异性较大等问题，提供一种半导体结构及其制备方法。
一种半导体结构的制备方法，包括：提供基底，所述基底包括衬底、衬底介质层和全耗尽沟道层；其中，所述基底内形成有阱区；所述衬底介质层位于所述衬底上，且覆盖所述阱区；所述全耗尽沟道层层位于所述衬底介质层上；于所述全耗尽沟道层的上表面形成栅极结构；于所述全耗尽沟道层的上表面形成源极和漏极，所述源极与所述漏极分别位于所述栅极结构相对的两侧。
上述半导体结构的制备方法，通过在阱区和浮栅之间形成全耗尽沟道层，可以减小半导体结构工作时的漏电流；同时，源极和漏极形成于全耗尽沟道层的上表面，源极和漏极的体积更大，与在基底中形成源极和漏极的方案相比，利用上述半导体结构的制备方法可以明显提高所得半导体结构的饱和电流。
在其中一个实施例中，采用外延工艺于所述全耗尽沟道层的上表面形成所述源极及所述漏极。
在其中一个实施例中，所述于所述全耗尽沟道层上表面形成栅极结构，包括：于所述全耗尽沟道层的上形成由下至上依次叠置的隧穿介质材料层、浮栅材料层、控制介质材料层和控制栅材料层；对所述控制栅材料层、所述控制介质材料层、所述浮栅材料层和所述隧穿介质材料层进行刻蚀，以得到包括由下至上依次叠置的隧穿介质层、浮栅、控制介质层和控制栅的栅极叠层结构；于所述栅极叠层结构相对的两侧形成栅极侧墙。
在其中一个实施例中，所述衬底介质层包括埋入式氧化层；所述隧穿介质层包括氧化层，所述控制介质层包括由下至上依次叠置的氧化层、氮化层和氧化层；所述浮栅和所述控制栅均包括多晶硅栅极。
在其中一个实施例中，所述栅极结构在所述全耗尽沟道层上表面的正投影、所述源极在所述全耗尽沟道层上表面的正投影及所述漏极在所述全耗尽沟道层上表面的正投影均位于所述全耗尽沟道层的上表面内。
本申请还公开了一种半导体结构，包括：基底，所述基底包括衬底、衬底介质层及全耗尽沟道层；其中，所述基底内形成有阱区；所述衬底介质层位于所述衬底上，且覆盖所述阱区；所述全耗尽沟道层层位于所述衬底介质层上；栅极结构，位于所述全耗尽沟道层的上表面；源极，位于所述全耗尽沟道层的上表面，且位于所述栅极结构的一侧；漏极，位于所述全耗尽沟道层的上表面，且位于所述栅极结构远离所述源极的一侧。
在其中一个实施例中，所述源极和所述漏极通过外延工艺形成于所述全耗尽沟道层的上表面。
在其中一个实施例中，所述栅极结构包括:栅极叠层结构，位于所述全耗尽沟道层的上表面；所述栅极叠层结构包括由下至上依次叠置的隧穿介质层、浮栅、控制介质层和控制栅；栅极侧墙，位于所述栅极叠层结构相对的两侧。
在其中一个实施例中，所述衬底介质层包括埋入式氧化层；所述隧穿介质层包括氧化层，所述控制介质层包括由下至上依次叠置的氧化层、氮化层和氧化层；所述浮栅和所述控制栅均包括多晶硅栅极。
在其中一个实施例中，所述栅极结构在所述全耗尽沟道层上表面的正投影、所述源极在所述全耗尽沟道层上表面的正投影及所述漏极在所述全耗尽沟道层上表面的正投影均位于所述全耗尽沟道层的上表面内。
上述半导体结构的阱区和浮栅之间设置有全耗尽沟道层，可以减小半导体结构工作时的漏电流；同时，源极和漏极设置于全耗尽沟道层的上表面，相比于在基底中形成源极和漏极的半导体结构，上述半导体结构具有更高的饱和电流，在实际应用中响应速度更快。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为一种体硅浮栅NOR闪存单元的截面结构示意图。
图2为本申请一实施例中一种半导体结构的制备方法的流程框图。
图3为本申请一实施例中一种半导体结构的截面结构示意图。
图4为本申请另一实施例中一种半导体结构的截面结构示意图。
附图标号说明：1、基底；11、衬底；12、衬底介质层；13、全耗尽沟道层；21、隧穿介质层；22、浮栅；23、控制介质层；231、第一氧化层；232、氮化层；233、第二氧化层；24、控制栅；25、栅极侧墙；3、源极；4、漏极。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
非易失性存储器(NVM)的应用越来越普遍，目前市场上常用的两种非易失性闪存技术为NOR闪存技术和NAND闪存技术。其中，在NOR闪存技术中，浮栅NOR闪存单元的应用已经较为广泛，传统的浮栅NOR闪存单元的截面结构示意图如图1所示。
下面简单介绍一下浮栅NOR闪存单元的运行机制，以便于理解本发明的改进点。浮栅NOR闪存单元中的浮栅22主要用于捕获、存储和释放电子。其中，捕获电子和释放电子分别对应于NOR闪存单元的写入操作和擦除操作。
具体地，当对NOR闪存单元进行擦除操作时，可以在阱区施加一个较高的正电压，将存储在浮栅22中的大部分电子吸引到阱区中，以得到一个与普通晶体管几乎相同的晶体管。此时，对控制栅24施加第一电压VDD，当第一电压VDD的值大于阈值电压Vt(thresholdvoltage)时，NOR闪存单元被导通，源极3和漏极4之间产生饱和电流。此时，NOR闪存单元的读值为1。
当对NOR闪存单元进行写入操作时，先在控制栅24上施加一适当的正电压，将阱区的部分电子吸附到浮栅22中。由于浮栅22上下均设置有绝缘层，所以，这部分电子会被锁存到浮栅22中，形成一个负压区。当在控制栅24上施加第一电压VDD时，浮栅22中的电子形成的负压区会抵消部分第一电压VDD，使得栅极结构上的实际电压小于阈值电压Vt，从而无法在源极3和漏极4之间形成电流通道，无法产生饱和电流。此时，NOR闪存单元的读值为0。
上述机制为浮栅NOR闪存单元运行的基本机制，图1所示的NOR闪存单元在实际应用中，存在漏电流较大，以及NOR闪存单元之间变异性较大的问题。当NOR闪存单元之间的变异性较大时，无法保证不同NOR闪存单元产生的饱和电流大小一致。在对精确度要求较高的应用中，上述浮栅NOR闪存单元将无法满足精度要求。例如，对于人工智能、神经网络等新型计算需求，不同晶体管之间的变异性必须控制在极为严格的标准之内，以避免计算结果出现错误。
基于此，本申请提供了一种半导体结构的制备方法，如图2所示，半导体结构的制备方法包括：
S11：提供基底，基底包括衬底、衬底介质层和全耗尽沟道层；其中，基底内形成有阱区；衬底介质层位于衬底上，且覆盖阱区；全耗尽沟道层层位于衬底介质层上；
S12：于全耗尽沟道层的上表面形成栅极结构；
S13：于全耗尽沟道层的上表面形成源极和漏极，源极与漏极分别位于栅极结构相对的两侧。
采用上述方法形成的半导体结构的截面结构示意图如图3所示。其中，在步骤S11中，衬底介质层12可以包括埋入式氧化层。埋入式氧化层不仅可以降低源极3和漏极4之间的寄生电容，还可以有效抑制电子从源极3流向漏极4，从而大幅降低漏电流。埋入式氧化层与全耗尽沟道层13相结合，可以在半导体结构导通的时候，产生一致性较高的饱和电流，减少半导体结构的变异性(variation)。以半导体结构为NOR闪存单元为例，通过提高NOR闪存单元的一致性，可以将具有该结构的NOR闪存单元用于更加精密复杂的计算阵列之中。
在步骤S12和S13中，栅极、源极3和漏极4均形成于全耗尽沟道层13的上表面，如图3所示。其中，源极3和漏极4分别位于栅极相对的两侧。具体地，源极3和漏极4可以采用外延工艺进行制备，其目的在于提升饱和电流。随着半导体结构的不断微缩，饱和电流也在不断下降，进而导致器件开关速度变慢。并且，在本实施例中，由于埋入式氧化层和全耗尽沟道的引入，使得饱和电流进一步下降。通过外延工艺制备得到外延式的源极3和漏极4，可以在源极3和漏极4之间导通时极大地提高沟道中的饱和电流，提高半导体结构的开关速度。
在一个实施例中，于全耗尽沟道层13上表面形成栅极结构的步骤包括：
S121：于全耗尽沟道层13的上形成由下至上依次叠置的隧穿介质材料层(未标示出)、浮栅材料层(未标示出)、控制介质材料层(未标示出)和控制栅材料层(未标示出)；
S122：对控制栅材料层、控制介质材料层、浮栅材料层和隧穿介质材料层进行刻蚀，以得到包括由下至上依次叠置的隧穿介质层21、浮栅22、控制介质层23和控制栅24的栅极叠层结构；
S123：于栅极叠层结构相对的两侧形成栅极侧墙25。
其中，隧穿介质层21可以包括氧化层，例如二氧化硅层。浮栅22和控制栅24可以包括多晶硅栅极。控制介质层23可以包括氧化层，例如二氧化硅层，也可以包括由下至上依次叠置的第一氧化层231、氮化层232和第二氧化层233，如图4所示。
作为示例，通过上述方法得到的半导体结构可以包括浮栅NOR闪存单元。浮栅22位于两个介质层之间，当电子经过隧穿效应进入浮栅22后，可以相对稳定地在保留在浮栅22中，形成负压区域，从而对控制栅24施加的电压进行一定程度的抵消。因此，浮栅22可以和控制栅24一起控制浮栅NOR闪存单元的导通和关断。
在一个实施例中，栅极结构在全耗尽沟道层13上表面的正投影、源极3在全耗尽沟道层13上表面的正投影及漏极4在全耗尽沟道层13上表面的正投影均位于全耗尽沟道层13的上表面内。
本申请的另一方面还公开了一种半导体结构，如图3所示，包括基底1，基底1包括衬底11、衬底介质层12及全耗尽沟道层13；其中，基底1内形成有阱区；衬底介质层12位于衬底11上，且覆盖阱区；全耗尽沟道层13层位于衬底介质层12上；栅极结构，位于全耗尽沟道层13的上表面；源极3，位于全耗尽沟道层13的上表面，且位于栅极结构的一侧；漏极4，位于全耗尽沟道层13的上表面，且位于栅极结构远离源极3的一侧。
作为示例，本实施例中的半导体结构可以NOR闪存单元。其中，通过在衬底11和全耗尽沟道层13之间设置衬底介质层12，可以使得源极3和漏极4之间的电子通道仅限于全耗尽沟道层13内，避免了源极3和漏极4之间通过阱区进行电子转移，从而大幅降低了漏电流。作为示例，衬底介质层12可以包括埋入式氧化层。埋入式氧化层还可以降低源极3和漏极4之间的寄生电容。
全耗尽沟道层13无需掺杂工序，耗尽区充满沟道层。全耗尽沟道层13与衬底介质层12相结合，在半导体结构导通的情况下，将饱和电流的通道限制在全耗尽沟道层13中，极大地提高了半导体结构的一致性，降低了不同半导体结构之间的变异性。随着对计算机算力要求的不断提高，计算单元之间的一致性越来越重要。例如，在神经网络领域，当采用存内计算技术进行计算时，不同的存储计算单元之间必须具有较高的一致性，才能在多位相加的计算中，避免误差累积而导致计算结果错误。
在本实施例中，源极3和漏极4并非向传统的晶体管那样形成于基底1之中，而是形成于基底1的上表面，如图3所示。具体地，源极3和漏极4可以通过外延工艺形成于全耗尽沟道层13的上表面，以得到外延式源极3和外延式漏极4。通过在全耗尽沟道层13的上表面形成外延式源极3和外延式漏极4，可以晶体管导通时极大地提高沟道中的饱和电流，提高半导体结构的开关速度。
在一个实施例中，栅极结构包括:栅极叠层结构，位于全耗尽沟道层13的上表面；栅极叠层结构包括由下至上依次叠置的隧穿介质层21、浮栅22、控制介质层23和控制栅24；栅极侧墙25，位于栅极叠层结构相对的两侧。
具体地，如图3所示，浮栅侧墙将源极3与栅极叠层结构隔离开，也将漏极4与栅极叠层结构隔离开。栅极叠层结构包括四个不同的功能层。其中，最下面与全耗尽沟道层13接触的隧穿介质层21，当有外力作用时，阱区中的电子可以穿透隧穿介质层21而进入浮栅22。浮栅22位于隧穿介质层21上方，用于捕获电子，并可以在一定条件下保存电子，或者在外力作用下释放电子。例如，当在阱区施加足够大的正电压时，浮栅22中的大部分电子会被吸附至阱区中。浮栅22的上表面设置有控制介质层23，用于将浮栅22和控制栅24隔离开来。栅极叠层结构的最上方为控制栅24，控制栅24可以理解为一般晶体管的栅极，与电压源相连接，用于为半导体结构提供开启电压。
作为示例，隧穿介质层21可以包括氧化层，控制介质层23可以包括由下至上依次叠置的氧化层、氮化层232和氧化层，浮栅22和控制栅24均可以包括多晶硅栅极。具体的，控制介质层23可以包括由下至上依次叠置的第一氧化层231、氮化层232和第二氧化层233，如图4所示
在一个实施例中，栅极结构在全耗尽沟道层13上表面的正投影、源极3在全耗尽沟道层13上表面的正投影及漏极4在全耗尽沟道层13上表面的正投影均位于全耗尽沟道层13的上表面内。
在一个实施例中，上述半导体结构可以包括浮栅NOR闪存单元，其中，浮栅NOR闪存单元结合了FDSOI工艺，于衬底11上方形成埋入式氧化层和全耗尽沟道层13，降低了NOR闪存单元的漏电流，NOR单元导通时产生的导通电流也具有更高的一致性。同时，在全耗尽沟道层13的上表面设置外延式源极3和外延式漏极4，提高了NOR单元的饱和电流，有助于提高NOR单元在计算过程中的响应速度。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底包括衬底、衬底介质层和全耗尽沟道层；其中，所述基底内形成有阱区；所述衬底介质层位于所述衬底上，且覆盖所述阱区；所述全耗尽沟道层层位于所述衬底介质层上；
于所述全耗尽沟道层的上表面形成栅极结构；
于所述全耗尽沟道层的上表面形成源极和漏极，所述源极与所述漏极分别位于所述栅极结构相对的两侧。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，采用外延工艺于所述全耗尽沟道层的上表面形成所述源极及所述漏极。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述于所述全耗尽沟道层上表面形成栅极结构，包括：
于所述全耗尽沟道层的上形成由下至上依次叠置的隧穿介质材料层、浮栅材料层、控制介质材料层和控制栅材料层；
对所述控制栅材料层、所述控制介质材料层、所述浮栅材料层和所述隧穿介质材料层进行刻蚀，以得到包括由下至上依次叠置的隧穿介质层、浮栅、控制介质层和控制栅的栅极叠层结构；
于所述栅极叠层结构相对的两侧形成栅极侧墙。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述衬底介质层包括埋入式氧化层；所述隧穿介质层包括氧化层，所述控制介质层包括由下至上依次叠置的氧化层、氮化层和氧化层；所述浮栅和所述控制栅均包括多晶硅栅极。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述栅极结构在所述全耗尽沟道层上表面的正投影、所述源极在所述全耗尽沟道层上表面的正投影及所述漏极在所述全耗尽沟道层上表面的正投影均位于所述全耗尽沟道层的上表面内。
6.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、衬底介质层及全耗尽沟道层；其中，所述基底内形成有阱区；所述衬底介质层位于所述衬底上，且覆盖所述阱区；所述全耗尽沟道层层位于所述衬底介质层上；
栅极结构，位于所述全耗尽沟道层的上表面；
源极，位于所述全耗尽沟道层的上表面，且位于所述栅极结构的一侧；
漏极，位于所述全耗尽沟道层的上表面，且位于所述栅极结构远离所述源极的一侧。
7.根据权利要求6所述的半导体结构，其特征在于，所述源极和所述漏极通过外延工艺形成于所述全耗尽沟道层的上表面。
8.根据权利要求7所述的半导体结构，其特征在于，所述栅极结构包括:
栅极叠层结构，位于所述全耗尽沟道层的上表面；所述栅极叠层结构包括由下至上依次叠置的隧穿介质层、浮栅、控制介质层和控制栅；
栅极侧墙，位于所述栅极叠层结构相对的两侧。
9.根据权利要求8所述的半导体结构，其特征在于，所述衬底介质层包括埋入式氧化层；所述隧穿介质层包括氧化层，所述控制介质层包括由下至上依次叠置的氧化层、氮化层和氧化层；所述浮栅和所述控制栅均包括多晶硅栅极。
10.根据权利要求8所述的半导体结构，其特征在于，所述栅极结构在所述全耗尽沟道层上表面的正投影、所述源极在所述全耗尽沟道层上表面的正投影及所述漏极在所述全耗尽沟道层上表面的正投影均位于所述全耗尽沟道层的上表面内。
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| Application Number | Priority Date | Filing Date | Title |
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| CN (1) | CN113707557A (zh) |
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