CN113641612B - 一种多通道数据实时处理设备 - Google Patents

Abstract

本发明涉及一种多通道数据实时处理设备，该设备采用FPGA芯片，FPGA芯片设置有GT收发器模块、包文分析模块、数据检验模块、多通道选控模块、符合筛选模块、DDR读写控制模块、数据/指令响应包文选通模块和PCI‑e DMA模块。本发明能够实现高速实时多通道数据处理，并且可以与PC上位机进行交互，可以应用于大数据计算加速、核数据获取与处理、雷达数据获取与处理、通用数据中继***。

Description

一种多通道数据实时处理设备

技术领域

本发明是关于一种多通道数据实时处理设备，涉及大数据采集处理技术领域。

背景技术

正电子发射计算机断层成像(Positron Emission Tomography,PET)是一种先进的核医学成像技术。PET是一种核医学分子成像技术，也是一种功能成像技术。一些其他的成像技术，例如计算器断层成像(Coumputed Tomography,CT)和核磁共振(NuclearMagnetic Resonance Imaging,MRI)为解剖成像方法，它们主要利用生物体组织密度不同或者组织中的水分子密度不同成像。PET图像与其他核医学图像不同，不仅具有较高的分辨率，它还与CT和MRI等以反映组织密度信息为主的断层图像不同，是一种排除了组织密度影响的断层图像。又因为PET使用的示踪剂能参与生物体内的各种新陈代谢过程，同时代谢过程不会受示踪剂影响而发生异常，所以PET成像能以功能成像技术的优点反映出被标记的组织器官的病理生理变化，这是CT、MRI等解剖学成像技术所不具有的。正是由于PET图像能够直观反映未知的病理生理变化，它对推动现代医学的发展具有重要意义。

PET成像技术目前作为临床医疗工具，被广泛用于各种疾病的诊断，同时PET还在生物医学方面发挥了重要作用。PET在临床医疗中的应用主要包括肿瘤、心血管疾病和脑神经***疾病等的诊断。在肿瘤诊断方面，PET可以利用不同的放射性核素标记的药物诊断出几乎所有的肿瘤，同时能更进一步对它们进行分期分级，并且诊断准确度高。

PET成像技术的效果与探测器密切相关，在现实应用中，为保证成像的准确度，往往需要应用多个探测器，这些探测器接收到的数据需要进行一定的处理才能重建为成像，现有在束飞行时间正电子发射断层成像技术(In-Beam TOF-PET)的电子学***集成度低且相对复杂，调试过程复杂，而且在数据的传输处理速度较慢，尚不能做到实时图像重建。

发明内容

针对上述问题，本发明的目的是提供一种能够对探测器多通道输出的数据进行实时高速处理的多通道数据实时处理设备。

为实现上述目的，本发明采取以下技术方案：一种多通道数据实时处理设备，其该设备包括：

GT收发器模块，被配置为将数据进行吉兆比接收、编-解码、串并转换后进行分辨，识别出数据本体和用于对齐和校验光纤的检验码，完成数据恢复；

包文分析模块，被配置为将恢复后的数据进行光纤协议层解包获得有效数据，并对有效数据进行分离，进而判断数据类型；

数据校验模块，被配置为提取数据包中的检验码并进行校验，将校验错误的数据进行丢弃并对相应的状态寄存器进行标记；

指令响应包文缓存模块，被配置为将各通道的指令响应包进行缓存，等待数据上行；

多通道选控模块，被配置为将多通道数据按照优先等级进行选通传输，完成多通道数据的并串转换操作；

符合筛选模块，被配置为完成符合事件的筛选；

DDR读写控制模块，被配置为将完成符合筛选后的数据通过自适应格式数据接收进行处理后写入或读出；

数据/指令响应包文选通模块，配置为进行数据包文或指令响应包文的传输；

PCI-e DMA模块，被配置为完成对上/下行的数据通过PCI-e协议进行传输。

所述的多通道数据实时处理设备，进一步地，该设备采用FPGA芯片，所述FPGA芯片包括DDR3存储阵列，QSFP+接口、SFP接口、可编程四相输出时钟芯片、JTAG、QSPI Flash和PCI-e接口；

所述DDR3存储阵列，用于数据的缓存；

所述QSFP+接口和SFP接口，用于数据通过光纤进行传输；

所述可编程四相输出时钟芯片，用于从外部向FPGA芯片提供时钟；

所述JTAG，用于FPGA芯片程序下载；

所述QSPI Flash，用于存储FPGA芯片的配置程序；

所述PCI-e接口，用于与上位机进行通信，进行事件数据与指令响应的上传和上位机指令的下发。

所述的多通道数据实时处理设备，进一步地，所述包文分析模块的实现过程包括：

数据进行光纤协议层解包被分离出包头、有效数据长度信息、校验码和有效数据，如果校验码不一致或者未检测到协议层包头的数据被认为是无效数据而舍弃；

进行光纤协议层解包后，对有效数据进行解包，分离出数据包的包头、包尾和数据，通过对包头包尾的识别分辨出该数据包承载的是指令响应信息还是数据信息，若为数据信息，则发送到所述数据校验模块；若是指令响应信息，则发送至所述指令响应包文缓存模块；若解包时包头、包尾信息出现错误则认为是无效数据而抛弃。

所述的多通道数据实时处理设备，进一步地，自适应格式数据接收过程包括：

将数据转换位宽为512bit的数据包时，同时产生一个6bit的信号存入特征寄存器中，用来表示该包数据中有效的数据量，通过添加6bit信号，将其中有效数据提取出来，并且放入输出寄存器中，并发送至存储阵列中，将任意长度的数据转换为位宽为512bit的数据包以便DDR3芯片进行缓存。在原任意长度数据尾部附加一个6bit的指示信号，用来表示该数据中的有效数据长度，从而将无效填充数据剔除。同时，剔除无效填充数据后的数据被放入输出寄存器，每填满512bit进行一次发送，将之发送至DDR3存储阵列中。

所述的多通道数据实时处理设备，进一步地，实时符合筛选过程为：

符合筛选的判定是根据基于两个不同探头的核反应事件发生的时间小于固定间隔Δt的一对数据认为是符合事件，将该符合事件进行数据包标记、保存与传输；不符合这判选条件的数据进行舍弃。

所述的多通道数据实时处理设备，进一步地，符合筛选的具体实现如下：按照时间戳的线性增长对数据进行重排列，再对重排列后的数据进行符合筛选，对于一个数据当重排列后的数据输入到寄存器后，假设A，B，C三个数据是按照从小到大的顺序排列的，将A数据和B数据的时间信息进行对比，即求其差值的绝对值，记为cAB，再将B数据和C数据的时间信息进行对比，也即求其差值的绝对值，记为cBC，如果cAB和cBC中存在且只存在一个值小于某个预先设定好的常值，且检查A数据和B数据的通道地址或B数据和C数据的通道地址，若通道地址不相同，那么便称“数据A和数据B”或“数据B和数据C”为一对“符合”事件；数据A和C是否“符合”由之前或之后的数据进行符合判选。

所述的多通道数据实时处理设备，进一步地，硬件高速实时符合判选，包括：使经排序的事件进入由5级移位寄存器构成的流水线，每个时钟周期都会使流水线内数据前移一级，对每两级相邻寄存器内的数据内的时间信息做减法，如果不小于预设值，则舍弃前一级的数据；如果小于预设值，若其数据内地址信息符合预先设定好的规则，则输出一个“符合”事件，若不符合，则舍弃前一级的数据。

本发明由于采取以上技术方案，其具有以下优点：

1、针对PET成像技术多探测器多通道传输数据中数据量大、多通道协调与上位机实时交互、数据实时高速处理等问题，本发明能够实现高速实时多通道数据处理，并且可以与PC上位机进行交互，该***也可以应用于其他需要对多通道数据进行高速处理的场合；

2、本发明可以对多通道输出数据进行高速处理外，还可以实现探测事件的实时符合筛选及上位机对前端板的控制，集数据处理、事件排序、符合事件过滤、指令传输于一体，提供了一种在多通道、大量数据情况下的简洁高效的数据处理手段；

3、本发明实现多通道数据高速实时集中处理，包括光纤通信，串并转换，位宽转换，字节对齐功能，并且可以通过PCIe接口与上位机进行连接，实现上位机对前端板的控制，从而进行指令发送、数据接收。

综上，本发明可以应用于大数据计算加速、核数据获取与处理、雷达数据获取与处理、通用数据中继***。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。在整个附图中，用相同的附图标记表示相同的部件。在附图中：

图1是本发明实施例的基于FPGA的多通道数据信息流处理示意图；

图2是本发明实施例的FPGA硬件结构示意图；

图3是本发明实施例的实时符合判选单元的原理图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。

应理解的是，文中使用的术语仅出于描述特定示例实施方式的目的，而无意于进行限制。除非上下文另外明确地指出，否则如文中使用的单数形式“一”、“一个”以及“所述”也可以表示包括复数形式。术语“包括”、“包含”、“含有”以及“具有”是包含性的，并且因此指明所陈述的特征、步骤、操作、元件和/或部件的存在，但并不排除存在或者添加一个或多个其它特征、步骤、操作、元件、部件、和/或它们的组合。文中描述的方法步骤、过程、以及操作不解释为必须要求它们以所描述或说明的特定顺序执行，除非明确指出执行顺序。还应当理解，可以使用另外或者替代的步骤。

为了便于描述，可以在文中使用空间相对关系术语来描述如图中示出的一个元件或者特征相对于另一元件或者特征的关系，这些相对关系术语例如为“内部”、“外部”、“内侧”、“外侧”、“下面”、“上面”等。这种空间相对关系术语意于包括除图中描绘的方位之外的在使用或者操作中装置的不同方位。

本发明提供的用于在束正电子断层成像(In-Beam PET探测器)的多通道数据实时处理设备，该设备以FPGA芯片作为实施例进行说明，FPGA芯片设置有：GT收发器模块、包文分析模块、数据校验模块、指令响应包文缓存模块、多通道选控模块、符合筛选模块、DDR读写控制模块及PCI-e DMA模块。本发明能够对探测器多通道输出的数据进行实时高速处理，并能够与上位机进行交互。

如图1所示，本实施例提供的多通道数据实时处理设备，主控制器采用FPGA芯片，包括GT收发器模块、包文分析模块、数据检验模块、多通道选控模块、符合筛选模块、DDR读写控制模块、数据/指令响应包文选通模块和PCI-e DMA模块。

GT(吉兆比特高速收发器)收发器模块，前端数据通过光纤发送至GT收发器模块，GT收发器模块被配置为将数据进行吉兆比高速传输、编-解码处理、串并转换后并对数据进行分辨，识别出数据本体和用于对齐和校验光纤的K码，完成数据恢复，即将打包处理后传输至***的数据包还原成前端数据通过GT收发器模块传输前的数据格式。其中，K码为进行编-解码处理时的控制字符，用于光纤传输时数据的识别和对齐。

包文分析模块，被配置为将恢复的数据进行光纤协议层解包，通过对有效数据进行分离，判断数据类型。

具体地，数据进行光纤协议层解包被分离出包头、有效数据的长度信息、校验码和有效数据(即用户层数据)，数据的格式是预先规定好的，这些信息都在数据包的固定的位置上，通过对这些位置的数据进行分离即可得到各部分数据，并通过累加和校验算法对接收到的数据进行校验后与校验码相比较，如与校验码一致则认为是数据包传输数据，提取出包文中的用户层数据，如与校验码不一致则丢弃该数据包，其中，未检测到协议层包头的数据被认为是无效数据而舍弃。

进行光纤协议层解包后，包文分析模块会对光纤用户层数据进行解包，分离出用户层数据包头、用户层数据包尾和数据段通过对用户层数据包头识别分辨出该数据段承载的是指令响应信息还是数据信息(通过将指令响应信息和数据信息的包头预先设定为不同的字段，通过识别包头字段即可判别是指令信息或是科学数据信息)，若为数据信息，则发送到数据校验模块；若是指令响应信息，则发送至指令响应包文缓存模块；若解包时包头、包尾信息出现错误则认为是无效数据而抛弃，其中，包头错误定义为在数据中未找到预先定义的包头标识符；包尾错误定义为：已检测到有效的包头信息，同时在对应的包尾位置处并未检测到包尾标识符。

数据校验模块，被配置为提取数据包中的预先设定位置的数据，预先设定位置的数据被称为校验位。数据校验模块可以采用累加校验算法进行相应的算法校验检查数据包传输的可靠性，将校验错误的数据进行丢弃并对相应的状态寄存器进行标记。

指令响应包文缓存，被配置为将各通道的指令响应包进行缓存，等待数据上行。

多通道选控模块，被配置为将多通道数据按照先入先出的顺序结构进行选通传输，将多通道的并行数据转换成单通道的串行数据以便后续处理，即完成了多通道数据的并串转换操作。

符合筛选模块，考虑到PET探测器中晶体自身放射性、康普顿散射、电子学噪声等因素，前端数据会产生大量噪声数据，从而影响探头的有效采集效率，因此符合筛选模块被配置为通过实时符合筛选完成符合事件的筛选，从而达到提高图像重建数据和降低***数据传输和存储的压力。

DDR读写控制模块，被配置为对完成将符合筛选后的数据采用自适应格式数据接收方法进行去无效数据处理后写入或读出。

数据/指令响应包文选通模块，本设备中上行信息流包括数据包文和指令响应包文，因此需要根据上位机下发指令设置的工作模式，数据/指令响应包文选通模块被配置为进行数据包文或者指令响应包文的传输。

PCI-e DMA模块，被配置为完成对上/下行的数据通过PCI-e协议进行传输。

本发明的一些实施例中，如图2所示，FPGA芯包括双倍速率同步动态随机存储器(DDR3)存储阵列、QSFP+接口、SFP接口、可编程四相输出时钟芯片、JTAG、QSPI Flash和PCI-E接口，其中：

DDR3存储阵列，用于数据的缓存，防止突发大数据量产生的***堵塞；

QSFP+接口和SFP接口，用于数据通过光纤进行的传输；

可编程四相输出时钟芯片，用于从外部向FPGA芯片提供稳定高速且可灵活配置的时钟以适应不同传输模块的时钟频率需求；

JTAG，用于FPGA芯片程序下载；

QSPI Flash，用于存储FPGA芯片的配置程序；

PCI-e接口，用于与上位机进行通信，进行事件数据与指令响应的上传和上位机指令的下发。

本发明的一些实施例中，本实施例的多通道数据实时处理设备以FPGA为核心，用硬件描述语言(HDL)实现功能。其中，为了确保前端发送过来的每一个数据包均能实时进行符合筛选处理，本发明将接收到的不同格式的数据包位宽转换为512bit再进行处理，因此当数据包文长度不足512bit时填充全为0的无效数据至512bit。当进行数据包存储时，为了减少无效数据的产生，提高存储资源利用率，需去除其中无效的填充数据。因此，本发明的自适应格式数据接收方法，实现过程如：

将数据转换位宽为512bit的数据包时，同时产生一个6bit的信号存入特征寄存器中，用来表示该包数据中有效的数据量，其单位为byte(1byte＝8bit)，通过添加的6bit信号，就能将其中有效数据提取出来，将无效填充数据剔除后放入输出寄存器中，每填满512bit进行一次发送，将之发送至DDR3存储阵列中。由于DDR3每次发送512bit，即64byte数据，所以当输出寄存器满64byte时才将数据发送至DDR3进行写入。当寄存器内未存满64byte数据时，新提取的有效数据继续按每个byte的顺序发送至寄存器，直到寄存器满并将数据写入DDR3中，此时若某数据包的有效数据未完全发送，则将其发送至下一次的寄存器中。由于DDR3的高速性，这种操作是实时进行的，并且数据不会有任何损失。该模块可以实现高速自适应的数据传输，也就是一种不同位宽数据帧高效率合并传输的通信协议。

本发明的一些实施例中，实时符合筛选方法具体过程包括：

符合筛选的判定依据是基于两个不同探头的核反应事件发生的时间小于固定间隔Δt的一对数据认为是符合事件，将该符合事件进行数据包标记、保存并传输到上位机；不符合这一判选条件的数据进行舍弃。

具体地，在多通道探测器进行数据采集时，由于传输延迟的原因，可能会导致非同一事件的数据在本不应相邻的情况下反而相邻，因此需要按照时间戳的线性增长对数据进行重排列，再对重排列后的数据进行符合筛选。对于一个数据，符合其具体实现如下：如图3所示，当重排列后的数据输入到寄存器后，现假设三个数据A，B，C，所以A，B，C三个数据一定是按照从小到大的顺序排列的。将A数据和B数据的时间信息进行对比，即求其差值的绝对值，记为cAB，再将B数据和C数据的时间信息进行对比，也即求其差值的绝对值，记为cBC。如果cAB和cBC中存在且只存在不少于一个值小于某个预先设定好的常值，且检查A数据和B数据的通道地址或B数据和C数据的通道地址，若通道地址不相同，那么便称数据A和数据B或数据C和数据B为一对“符合”事件。数据A和C是否“符合”由之前或之后的数据进行符合判选。

另外，由于数据传输是连续的，可以进行硬件的高速实时符合判选，具体实现为：使经排序的事件进入由5级移位寄存器构成的流水线，每个时钟周期都会使流水线内数据前移一级。对每两级相邻寄存器内的数据内的时间信息做减法，如果不小于预先设定好的常值，则舍弃前一级的数据；如果小于预先设定好的常值，若其数据内地址信息符合预先设定好的规则，则输出一个“符合”事件，若不符合，则舍弃前一级的数据。

最后应说明的是，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (2)

1.一种多通道数据实时处理设备，其特征在于，该设备包括：

GT收发器模块，被配置为将数据进行吉兆比接收、编-解码、串并转换后进行分辨，识别出数据本体和用于对齐和校验光纤的检验码，完成数据恢复；

包文分析模块，被配置为将恢复后的数据进行光纤协议层解包获得有效数据，并对有效数据进行分离，进而判断数据类型；所述包文分析模块的实现过程包括：数据进行光纤协议层解包被分离出包头、有效数据长度信息、校验码和有效数据，如果校验码不一致或者未检测到协议层包头的数据被认为是无效数据而舍弃；进行光纤协议层解包后，对有效数据进行解包，分离出数据包的包头、包尾和数据，通过对包头包尾的识别分辨出该数据包承载的是指令响应信息还是数据信息，若为数据信息，则发送到数据校验模块；若是指令响应信息，则发送至指令响应包文缓存模块；若解包时包头、包尾信息出现错误则认为是无效数据而抛弃；

数据校验模块，被配置为提取数据包中的检验码并进行校验，将校验错误的数据进行丢弃并对相应的状态寄存器进行标记；

指令响应包文缓存模块，被配置为将各通道的指令响应包进行缓存，等待数据上行；

多通道选控模块，被配置为将多通道数据按照优先等级进行选通传输，完成多通道数据的并串转换操作；

符合筛选模块，被配置为完成符合事件的筛选，实时符合筛选过程为：符合筛选的判定是根据基于两个不同探头的核反应事件发生的时间小于固定间隔Δt的一对数据认为是符合事件，将该符合事件进行数据包标记、保存与传输；不符合这判选条件的数据进行舍弃，符合筛选的具体实现如下：按照时间戳的线性增长对数据进行重排列，再对重排列后的数据进行符合筛选，对于一个数据当重排列后的数据输入到寄存器后，假设A，B，C三个数据是按照从小到大的顺序排列的，将A数据和B数据的时间信息进行对比，即求其差值的绝对值，记为cAB，再将B数据和C数据的时间信息进行对比，也即求其差值的绝对值，记为cBC，如果cAB和cBC中存在且只存在一个值小于某个预先设定好的常值，且检查A数据和B数据的通道地址或B数据和C数据的通道地址，若通道地址不相同，那么便称“数据A和数据B”或“数据B和数据C”为一对“符合”事件；数据A和C是否“符合”由之前或之后的数据进行符合判选；硬件高速实时符合判选，包括：使经排序的事件进入由5级移位寄存器构成的流水线，每个时钟周期都会使流水线内数据前移一级，对每两级相邻寄存器内的数据内的时间信息做减法，如果不小于预设值，则舍弃前一级的数据；如果小于预设值，若其数据内地址信息符合预先设定好的规则，则输出一个“符合”事件，若不符合，则舍弃前一级的数据；

DDR读写控制模块，被配置为将完成符合筛选后的数据通过自适应格式数据接收进行处理后写入或读出；自适应格式数据接收过程包括：将数据转换位宽为512bit的数据包时，同时产生一个6bit的信号存入特征寄存器中，用来表示该包数据中有效的数据量，通过添加6bit信号，将其中有效数据提取出来，并且放入输出寄存器中，并发送至存储阵列中；

数据/指令响应包文选通模块，配置为进行数据包文或指令响应包文的传输；

PCI-e DMA模块，被配置为完成对上/下行的数据通过PCI-e协议进行传输。

2.根据权利要求1所述的多通道数据实时处理设备，其特征在于，该设备采用FPGA芯片，所述FPGA芯片包括DDR3存储阵列，QSFP+接口、SFP接口、可编程四相输出时钟芯片、JTAG、QSPI Flash和PCI-e接口；

所述DDR3存储阵列，用于数据的缓存；

所述QSFP+接口和SFP接口，用于数据通过光纤进行传输；

所述可编程四相输出时钟芯片，用于从外部向FPGA芯片提供时钟；

所述JTAG，用于FPGA芯片程序下载；

所述QSPI Flash，用于存储FPGA芯片的配置程序；

所述PCI-e接口，用于与上位机进行通信，进行事件数据与指令响应的上传和上位机指令的下发。

Images