CN113641603A - 一种基于axi协议的ddr仲裁与调度方法及*** - Google Patents

一种基于axi协议的ddr仲裁与调度方法及*** Download PDF

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Abstract

一种基于AXI协议的DDR仲裁与调度方法，包括：AXI从机对AXI主机发送的写命令、写数据、读命令分别进行缓存；以轮询的机制对AXI读写通道进行初步筛选，并将筛选后的访问命令存入调度准备队列；以所述调度准备队列中的命令的Qos、当前存储器的操作状态与待操作命令的匹配状态，对所述调度准备队列中的命令进行调度运算，调整条件的权重，选取优先级最高命令对存储器发送操作指令。本发明的基于AXI协议的DDR仲裁与调度方法及***，能够提高AXI主机对DDR访问效率。

Description

一种基于AXI协议的DDR仲裁与调度方法及***
技术领域
本发明涉及信息技术领域，特别是涉及一种基于AXI协议的DDR仲裁与调度方法及***。
背景技术
随着SoC芯片设计的规模和集成度不断提高，DDR（Double Data Rate双倍速率同步动态随机存储器）存储器广泛应用于各类芯片之中。而AXI（Advanced eXtensibleInterface总线协议）协议作为读写通道分离的一种协议，提升了芯片速度，对于DDR的控制访问具有独特的优势。因此，如何利用AXI协议读写分离的特性，并与DDR存储器的访问类型匹配，成为了DDR控制器的重要问题，如何优化DDR控制器的调度效率，对提升DDR存储器的访问效率，提升芯片的速度，具有重大的现实意义和实用价值。
发明内容
为了解决现有技术存在的不足，本发明的目的在于提供一种基于AXI协议的DDR仲裁与调度方法及***，利用AXI协议对DDR存储器的访问进行仲裁与调度，提高AXI主机对DDR访问效率。
为实现上述目的，本发明提供的一种基于AXI协议的DDR仲裁与调度方法，包括以下步骤：
AXI从机对AXI主机发送的写命令、写数据、读命令分别进行缓存；
以轮询的机制对AXI读写通道进行初步筛选，筛选后的访问命令以存入调度准备队列；
在调度过程中，以准备队列中各命令的Qos、当前存储器的操作状态与待操作命令的匹配状态对准备队列中各命令进行调度运算，调整各条件的权重，选取优先级最高命令对存储器发送操作指令。
进一步地，所述AXI从机对AXI主机发送的写命令、写数据、读命令分别进行缓存的步骤，还包括，
AXI从机将接收到的写命令及单次写操作的最后一个数据指示信号作为接收到一个完整的写命令，在写命令完整性检测模块中进行检测。
进一步地，所述以轮询的机制对AXI读写通道进行初步筛选，筛选后的访问命令以存入调度准备队列的步骤，还包括，
根据AXI协议，相同ID的命令顺序执行，存放于同一个先进先出队列中；
在参与调度的候选命令中，每个AXI ID对应的第一个命令参与调度。
进一步地，所述在调度过程中，以准备队列中各命令的Qos、当前存储器的操作状态与待操作命令的匹配状态对准备队列中各命令进行调度运算，调整各条件的权重，选取优先级最高命令对存储器发送操作指令的步骤，还包括，
增加未被选取的命令的时间参数，增加下次调度时被选中的概率，确保每个命令都被调度到；
对于图像相关的访问类型，优化AXI访问的地址映射关系，将CS地址和BANK地址放到地址段的中间，提高同时开启BANK的概率。
为实现上述目的，本发明还提供一种基于AXI协议的DDR仲裁与调度***，包括AXI主机、AXI从机处理模块、写命令完整性检测模块、AXI命令预操作模块、调度准备队列、调度模块、读数据处理模块、DDR存储器，其中，
所述AXI主机向所述AXI从机处理模块发送AXI写命令、AXI写数据以及AXI读命令，并接收所述AXI从机处理模块发送的AXI写响应和AXI读数据；
所述AXI从机处理模块，用于对AXI主机发送的写命令、写数据、读命令分别进行缓存；
所述写命令完整性检测模块，用于对收到的写命令及单次写操作进行检测；
所述AXI命令预操作模块，用于以轮询的机制对AXI读写通道进行初步筛选，筛选后的访问命令以FIFO的形式存入所述调度准备队列；
所述调度准备队列，用于存放AXI命令的ID和对应信息存放地址的指针，以及存放AXI命令信息；
所述调度模块，用于在调度过程中对准备队列中各命令进行调度运算，调整各条件的权重，选取优先级最高命令对DDR存储器发送操作指令；
所述读数据处理模块，用于接收DDR存储器发送的读数据，并发送到AXI从机处理模块进行缓存；
所述DDR存储器，用于向调度模块发送DDR的当前状态，并接收调度模块的操作命令。
为实现上述目的，本发明还提供一种电子设备，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行如上文所述的基于AXI协议的DDR仲裁与调度方法的步骤。
为实现上述目的，本发明还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序运行时执行如上文所述的基于AXI协议的DDR仲裁与调度方法的步骤。
本发明的基于AXI协议的DDR仲裁与调度方法，具有以下有益效果：
1）对DDR的使用率高；
2）保证每个主机都能访问到DDR，不会挂死；
3）根据DDR的使用场景，对地址进行不同的映射方式，提高访问效率。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为根据本发明的基于AXI协议的DDR仲裁与调度方法流程图；
图2为根据本发明的基于AXI协议的DDR仲裁与调度***结构示意图。
图3为根据本发明的实施例一outstanding为16时，AXI ID和命令信息的存储示意图。
图4为根据本发明的实施例一AXI写数据以链表的形式存储的示意图。
图5为根据本发明的实施例一各AXI命令参与调度的结构示意图。
图6为根据本发明的实施例一调度到的DDR访问顺序不是以同一行访问优先调用的结构示意图。
图7为根据本发明的实施例一调度到的DDR访问写读命令交替的结构示意图。
图8为根据本发明的实施例一AXI访问地址正常划分情况下的结构示意图。
图9为根据本发明的实施例一AXI访问地址灵活划分情况下的结构示意图。
图10为根据本发明的实施例一对AXI访问地址不同划分情况会对DDR的访问效率产生不同影响的示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
实施例1
图1为根据本发明的基于AXI协议的DDR仲裁与调度方法流程图，下面将参考图1，对本发明的基于AXI协议的DDR仲裁与调度方法进行详细描述。
首先，在步骤101，AXI从机对AXI主机发送的写命令、写数据、读命令分别进行缓存。
本发明实施例中，AXI从机收到写命令及单次写操作的最后一个数据指示信号wlast作为接收到一个完整的写命令，并在写命令完整性检测模块中进行检测。
在步骤102，以轮询的机制对AXI读写通道进行初步筛选，筛选后的访问命令以FIFO（First Input First Output先进先出队列）的形式存入调度准备队列。
本发明实施例中中，调度准备队列如图3所示，以AXI支持outstanding为16为例，左边的深度为4，共16个FIFO存放AXI命令的ID和对应信息存放地址的指针。其中ID相同的情况，根据AXI协议，相同ID的命令必须是顺序执行的，因此存放于同一个FIFO中，保证在相同ID情况下先发送的命令先被执行。右边是16个寄存器组，存放AXI命令的地址、突发长度、写数据的首指针等命令信息。
本发明实施例中，如图4所示，写数据以链表的方式存于SRAM中，每个存储单元存储数据和该笔AXI访问的下一个数据地址，其中，单笔AXI访问的首数据指针存于图3右侧的AXI命令信息当中。
本发明实施例中，在参与调度的候选命令中，只有每个AXI ID对应的第一个命令才能参与调度。
本发明实施例中，如图5所示，信息1是由ID=0的第一个命令所指向的信息，因此可以参与调度；信息2是由ID=1的第一个命令所指向的信息，因此可以参与调度；信息3是由ID=1的第二个命令所指向的信息，因此不参与调度；信息4没有对应的ID指向，因此不参与调度。
在步骤103，在调度过程中，以准备队列中各命令的Qos、当前DDR的操作状态与待操作命令的匹配状态对准备队列中各命令进行调度运算，灵活调整各条件的权重，选取优先级最高命令对DDR发送操作指令。
本发明实施例中，未被选取的命令的时间参数增加，以增加下次调度时被选中的概率，以保证每个命令最终都会被调度到，不会挂死。
本发明实施例中，如图6所示，1~8分别为DDR一个bank的8行，若以AXI QoS的优先级，访问的顺序为操作1、操作2、操作3，则操作顺序为：（1）激活第2行；（2）进行操作1；（3）预充电第二行；（4）激活第4行；（5）进行操作2；（6）预充电第4行；（7）激活第2行；（8）进行操作3。
本发明实施例中，因操作1和操作3都是访问第2行，在调度模块中，可以提高访问同一行操作的权重，则在完成操作1后，先对操作3进行操作，则操作顺序为：（1）激活第2行；（2）进行操作1；（3）进行操作3；（4）预充电第2行；（5）激活第4行；（6）进行操作2。以这样的顺序对AXI的命令进行调度，则能减少一次预充电与一次激活操作，增快DDR的访问效率。
本发明实施例中，如图7所示，1~8分别为DDR一个bank的8行，若以AXI QoS的优先级，访问的顺序为操作1写、操作2读、操作3写，根据DDR的协议，在操作1到操作2期间，需要有Twtr的等待时间。若此时提高写命令匹配的权重，在完成操作1写后，先调度操作3写，再调度操作2读，则可减少这部分的等待时间。
本发明实施例中，针对有些图像相关的访问类型，AXI主机会对DDR进行大量连续地址的访问，普通AXI地址对应的DDR地址映射如图8所示，由高到低分别是CS（片选）、DDR的BANK，每个BANK的行号，以及每行中各个存储单元column。为了提高访问效率，减少对DDR同一个BANK不同行的操作（该操作会增加激活行与行预充电的时间），可将地址映射优化为如图9所示，根据需求将最高位的CS和BANK地址映射移到中间或者低位。这样做的好处如下：
本发明实施例中，如图10所示，假设需要对总空间为一个BANK中的8行数据进行先写再读的操作，按图8的地址映射方式，该地址段的读写操作，都集中在CS0、BANK0的row0~row7，则在不同行之间的操作转换会需要进行预充电并激活的操作，则该流程共有16次激活行操作，16次预充电操作；若按图9的地址映射方式，则会将这8行的操作分散于CS0和CS1，BANK0~BANK3的row0，该流程共有8个行激活操作、8个预充电操作，大大减小了不必要的激活和预充电操作。因此，通过优化AXI访问的地址映射关系，将CS地址和BANK地址放到地址段的中间，将提高同时开启BANK的概率，进而在调度中提高访问已激活行的概率，达到提升DDR访问效率的目的。
实施例2
图2为根据本发明的基于AXI协议的DDR仲裁与调度***结构示意图，如图2所示，，本发明的基于AXI协议的DDR仲裁与调度***，包括，AXI主机、AXI从机处理模块、写命令完整性检测模块、AXI命令预操作模块、调度准备队列、调度模块、读数据处理模块、DDR存储器，其中，
AXI主机向AXI从机处理模块发送AXI写命令、AXI写数据以及AXI读命令，并接收AXI从机处理模块发送的AXI写响应和AXI读数据。
AXI从机处理模块，用于对AXI主机发送的写命令、写数据、读命令分别进行缓存。
写命令完整性检测模块，用于对收到的写命令及单次写操作的最后一个数据指示信号wlast作为接收到一个完整的写命令进行检测。
AXI命令预操作模块，用于接收写命令完整性检测模块检测后的写命令和AXI从机处理模块缓存的读命令，以轮询的机制对AXI读写通道进行初步筛选，筛选后的访问命令以FIFO的形式存入调度准备队列。
调度准备队列，存放AXI命令的ID和对应信息存放地址的指针，对于ID相同的情况，根据AXI协议，相同ID的命令必须是顺序执行的，因此存放于同一个FIFO中，保证相同ID情况下先发送的命令先被执行。寄存器组，存放AXI命令的地址、突发长度、写数据的首指针等命令信息。
调度模块，用于在调度过程中，以准备队列中各命令的Qos、当前DDR的操作状态与待操作命令的匹配状态对准备队列中各命令进行调度运算，灵活调整各条件的权重，选取优先级最高命令对DDR发送操作指令。同时，未被选取的命令的时间参数增加，以增加下次调度时被选中的概率，以保证每个命令最终都会被调度到，不会挂死。
读数据处理模块，用于接收DDR存储器发送的读数据，并发送到AXI从机处理模块进行缓存。
DDR存储器，用于向调度模块发送DDR的当前状态，并接收调度模块的操作命令。
实施例3
本发明的一个实施例中，还提供一种电子设备，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行如上文所述的基于AXI协议的DDR仲裁与调度方法的步骤。
实施例4
本发明的一个实施例中，还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序运行时执行如上文所述的基于AXI协议的DDR仲裁与调度方法的步骤。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种基于AXI协议的DDR仲裁与调度方法，其特征在于，包括以下步骤：
AXI从机对AXI主机发送的写命令、写数据、读命令分别进行缓存；
以轮询的机制对AXI读写通道进行初步筛选，并将筛选后的访问命令存入调度准备队列；
以所述调度准备队列中的命令的Qos、当前存储器的操作状态与待操作命令的匹配状态，对所述调度准备队列中的命令进行调度运算，调整条件的权重，选取优先级最高命令对存储器发送操作指令。
2.根据权利要求1所述的基于AXI协议的DDR仲裁与调度方法，其特征在于，所述AXI从机对AXI主机发送的写命令、写数据、读命令分别进行缓存的步骤，还包括，
所述AXI从机将接收到的写命令及单次写操作的最后一个数据指示信号作为接收到一个完整的写命令，在写命令完整性检测模块中进行检测。
3.根据权利要求1所述的基于AXI协议的DDR仲裁与调度方法，其特征在于，所述以轮询的机制对AXI读写通道进行初步筛选，并将筛选后的访问命令存入调度准备队列的步骤，还包括，
根据AXI协议，相同ID的命令顺序执行，存放于同一个先进先出队列中；
在参与调度的候选命令中，每个AXI ID对应的第一个命令参与调度。
4.根据权利要求1所述的基于AXI协议的DDR仲裁与调度方法，其特征在于，所述以所述调度准备队列中的命令的Qos、当前存储器的操作状态与待操作命令的匹配状态，对所述调度准备队列中的命令进行调度运算，调整条件的权重，选取优先级最高命令对存储器发送操作指令的步骤，还包括，
增加未被选取的命令的时间参数，增加下次调度时被选中的概率，确保每个命令都被调度到；
对于图像相关的访问类型，优化AXI访问的地址映射关系，将CS地址和BANK地址放到地址段的中间，提高同时开启BANK的概率。
5.一种基于AXI协议的DDR仲裁与调度***，其特征在于，包括AXI主机、AXI从机处理模块、写命令完整性检测模块、AXI命令预操作模块、调度准备队列、调度模块、读数据处理模块、DDR存储器，其中，
所述AXI主机向所述AXI从机处理模块发送AXI写命令、AXI写数据以及AXI读命令，并接收所述AXI从机处理模块发送的AXI写响应和AXI读数据；
所述AXI从机处理模块，用于对AXI主机发送的写命令、写数据、读命令分别进行缓存；
所述写命令完整性检测模块，用于对收到的写命令及单次写操作进行检测；
所述AXI命令预操作模块，用于以轮询的机制对AXI读写通道进行初步筛选，筛选后的访问命令以FIFO的形式存入所述调度准备队列；
所述调度准备队列，用于存放AXI命令的ID和对应信息存放地址的指针，以及存放AXI命令信息；
所述调度模块，用于在调度过程中对准备队列中各命令进行调度运算，调整各条件的权重，选取优先级最高命令对DDR存储器发送操作指令；
所述读数据处理模块，用于接收DDR存储器发送的读数据，并发送到AXI从机处理模块进行缓存；
所述DDR存储器，用于向调度模块发送DDR的当前状态，并接收调度模块的操作命令。
6.一种电子设备，其特征在于，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行权利要求1至4任一项所述的基于AXI协议的DDR仲裁与调度方法的步骤。
7.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序运行时执行权利要求1至4任一项所述的基于AXI协议的DDR仲裁与调度方法的步骤。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114416621A (zh) * 2021-12-29 2022-04-29 苏州雄立科技有限公司 一种基于axi协议的总线通信方法及装置
CN114741341A (zh) * 2022-03-01 2022-07-12 西安电子科技大学 一种实现Crossbar结构仲裁的方法、***及存储介质
CN116680088A (zh) * 2023-08-03 2023-09-01 青岛本原微电子有限公司 一种针对多寄存器存储的多模块同时访问***及访问方法
CN116719479A (zh) * 2023-07-03 2023-09-08 摩尔线程智能科技(北京)有限责任公司 存储器访问电路及存储器访问方法、集成电路和电子设备
CN116719755A (zh) * 2023-08-10 2023-09-08 浪潮电子信息产业股份有限公司 一种多应用内存访问的方法、装置、设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0964600A2 (de) * 1998-06-08 1999-12-15 Robert Bosch Gmbh Vorrichtung und Verfahren zur Abbildung von Objektadressen
CN103092785A (zh) * 2013-02-08 2013-05-08 豪威科技(上海)有限公司 Ddr2 sdram控制器
CN105005546A (zh) * 2015-06-23 2015-10-28 中国兵器工业集团第二一四研究所苏州研发中心 一种内置交点队列的异步axi总线结构
CN110088723A (zh) * 2017-03-24 2019-08-02 西部数据技术公司 用于对提交队列和完成队列进行处理并且做出仲裁的***和方法
CN112559399A (zh) * 2020-11-27 2021-03-26 山东云海国创云计算装备产业创新中心有限公司 一种多axi接口的ddr控制器及其控制方法
CN113360424A (zh) * 2021-06-16 2021-09-07 上海创景信息科技有限公司 基于多通路独立axi总线的rldram3控制器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0964600A2 (de) * 1998-06-08 1999-12-15 Robert Bosch Gmbh Vorrichtung und Verfahren zur Abbildung von Objektadressen
CN103092785A (zh) * 2013-02-08 2013-05-08 豪威科技(上海)有限公司 Ddr2 sdram控制器
CN105005546A (zh) * 2015-06-23 2015-10-28 中国兵器工业集团第二一四研究所苏州研发中心 一种内置交点队列的异步axi总线结构
CN110088723A (zh) * 2017-03-24 2019-08-02 西部数据技术公司 用于对提交队列和完成队列进行处理并且做出仲裁的***和方法
CN112559399A (zh) * 2020-11-27 2021-03-26 山东云海国创云计算装备产业创新中心有限公司 一种多axi接口的ddr控制器及其控制方法
CN113360424A (zh) * 2021-06-16 2021-09-07 上海创景信息科技有限公司 基于多通路独立axi总线的rldram3控制器

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114416621A (zh) * 2021-12-29 2022-04-29 苏州雄立科技有限公司 一种基于axi协议的总线通信方法及装置
CN114416621B (zh) * 2021-12-29 2023-08-15 苏州雄立科技有限公司 一种基于axi协议的总线通信方法及装置
CN114741341A (zh) * 2022-03-01 2022-07-12 西安电子科技大学 一种实现Crossbar结构仲裁的方法、***及存储介质
CN116719479A (zh) * 2023-07-03 2023-09-08 摩尔线程智能科技(北京)有限责任公司 存储器访问电路及存储器访问方法、集成电路和电子设备
CN116719479B (zh) * 2023-07-03 2024-02-20 摩尔线程智能科技(北京)有限责任公司 存储器访问电路及存储器访问方法、集成电路和电子设备
CN116680088A (zh) * 2023-08-03 2023-09-01 青岛本原微电子有限公司 一种针对多寄存器存储的多模块同时访问***及访问方法
CN116680088B (zh) * 2023-08-03 2023-10-13 青岛本原微电子有限公司 一种针对多寄存器存储的多模块同时访问***及访问方法
CN116719755A (zh) * 2023-08-10 2023-09-08 浪潮电子信息产业股份有限公司 一种多应用内存访问的方法、装置、设备
CN116719755B (zh) * 2023-08-10 2023-11-07 浪潮电子信息产业股份有限公司 一种多应用内存访问的方法、装置、设备

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Application publication date: 20211112

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