CN113630296A - 一种lvds传输延迟窗口自动测试方法及*** - Google Patents

一种lvds传输延迟窗口自动测试方法及*** Download PDF

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胡晓芳
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谢鹏
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Abstract

本发明涉及一种LVDS传输延迟窗口自动测试方法及***，应用于服务器端，包括以下步骤：S11、获取LVDS数据线上自定义传输的初始值数据；S12、获取延迟值相对应的最终数据，通过与初始值数据进行比较，以获取最优延迟值；S13、接收最优延迟值，并切换到正常的LVDS传输模式。本发明通过获取LVDS的初始值数据，将延迟值对应的最终数据与初始值数据进行比较，得到最优的延迟值，在最优的延迟值情况下切换LVDS传输模式，实现LVDS数据正确接收。

Description

一种LVDS传输延迟窗口自动测试方法及***
技术领域
本发明涉及数字收发***中高速LVDS数据传输技术领域，尤其涉及一种LVDS传输延迟窗口自动测试方法及***。
背景技术
在当前多数高速电路设计中，通常选用LVDS作为数据转换器和FPGA之间的接口。LVDS的差分传输特性可有效抑制共模噪声，增大抗干扰能力。随着数据速率的提高，多位数据同步接收的时间窗变小，如何保证多通道数据的正确接收成为了设计难点。为了降低此难度，目前ADC器件普遍采用串行方式，利用较少数据线完成多位采样数据的传输。
数字收发***中采样数据通过多对LVDS差分线传输，在接收端同时锁存，并通过串并转化和数据重排后恢复。通常ADC芯片会输出高速数据同步时钟和帧时钟，用于数据锁存、串并转换和解码。接收端在同一时刻锁存所有信号线上的数据，为了保证接收端正确获取数据，要求各传输线延迟尽量相同。为了保证传输线延迟一致，需要在PCB中对所有数据线和帧时钟布线进行等长约束。由于制版及焊接工艺的精度限制，最终电路板上个数据线延迟仍然会有差异，此时需要在FPGA中调节信号延迟以保证时序完整性。
因每个电路板之间数据线延迟有差异，电路板上数据线延迟在不同的温度，不同使用环境下也有差异，每次上电使用时采用手动调节延迟的方法不实用，而且会导致数据无法正确接收。
申请号为“CN202011065254.3”的发明专利申请公开了一种多路LVDS数据处理装置及方法，通过将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；根据采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；将同步后的多路LVDS数据传输，对同步后的多路LVDS数据进行处理和缓冲，能够动态配置整个周期内的同步时钟相位来获取最佳相位值，该方案通过采样时钟采集多路信号，而每个电路板之间数据线延迟有差异，因此该方案的数据并不能够保证正确接收。
发明内容
本发明所要解决的技术问题在于提供一种LVDS传输延迟窗口自动测试方法及***，以解决LVDS数据传输时候无法正确接收的问题。
本发明通过以下技术手段实现解决上述技术问题的：一种LVDS传输延迟窗口自动测试方法，应用于服务器端，包括：
S11、获取LVDS数据线上自定义传输的初始值数据；
S12、获取延迟值相对应的最终数据，通过与初始值数据进行比较，以获取最优延迟值，具体包括：
S121、通过FPGA中的IODELAY模块中调整数据同步时钟的延迟得到延迟窗口，延迟窗口所包含的N个延迟值中，第x个延迟值为x，此时***获取一个与x值对应的最终数据；
S122、依次判断最终数据和初始值数据是否一致，所述初始值数据中每位数据依次交替变化，每个延迟窗口包括N个延迟值，依次对应的数据传输情况用N位二进制数进行统计出来，依次为第0位、第1位、第2位…第N-1位，N为正整数，在N个延迟值中，依次按照延迟值为x对应第x位，判断最终数据和初始值数据是否一致，如果一致，则将第x位设置为0，如果不一致，则将第x位设置为1，x为正整数；
S13、接收最优延迟值，并切换到正常的LVDS传输模式。
本发明通过获取LVDS的初始值数据，将延迟值对应的最终数据与初始值数据进行比较，得到最优的延迟值，在最优的延迟值情况下自动切换LVDS传输模式，实现LVDS数据正确接收，解决了电路板中LVDS传输数据线延迟差异引起数据无法正常接收的难题，降低了电路板调试和测试的时间。
作为进一步改进的技术方案，在步骤S11中，上电时服务器默认选择LVDS自动测试模式。
作为进一步改进的技术方案，在步骤S121中，通过FPGA中的IODELAY模块调整数据同步时钟的延迟得到延迟窗口。
作为进一步改进的技术方案，所述步骤S13中，检测到最优的延迟值，***自动将最优延迟值填入***中。
作为进一步改进的技术方案，该方法适用于AD芯片测试。
作为进一步改进的技术方案，每一个延迟值代表延迟的时间为78ps，而延迟时间为延迟值*78ps。
本发明还提供一种LVDS传输延迟窗口自动测试***，应用于服务器端，包括：
初始值模块，用于获取LVDS数据线上自定义传输的初始值数据；
延迟值模块，用于获取延迟值相对应的最终数据，通过与初始值数据进行比较，以获取最优延迟值，具体包括如下单元：
延迟窗口单元，用于通过FPGA调整数据同步时钟的延迟得到延迟窗口，延迟窗口所包含的N个延迟值中，第x个延迟值为x，此时***获取一个与x值对应的最终数据；
判断单元，用于依次判断最终数据和初始值数据是否一致，所述初始值数据中每位数据依次交替变化，每个延迟窗口包括N个延迟值，依次对应的数据传输情况用N位二进制数进行统计出来，依次为第0位、第1位、第2位…第N-1位，N为正整数，在N个延迟值中，依次按照延迟值为x对应第x位，判断最终数据和初始值数据是否一致，如果一致，则将第x位设置为0，如果不一致，则将第x位设置为1，x为正整数；
切换模块，用于最优延迟值，并切换到正常的LVDS传输模式。
作为进一步改进的技术方案，初始值模块中，上电时服务器默认选择LVDS自动测试模式。
作为进一步改进的技术方案，切换模块中，检测到最优的延迟值，***自动将最优延迟值填入***中。
作为进一步改进的技术方案，延迟窗口单元中，通过FPGA中的IODELAY模块调整数据同步时钟的延迟得到延迟窗口，每一个延迟值代表延迟的时间为78ps，而延迟时间为延迟值*78ps。
本发明的优点在于：
1、本发明通过获取LVDS的初始值数据，将延迟值对应的最终数据与初始值数据进行比较，得到最优的延迟值，在最优的延迟值情况下切换LVDS传输模式，实现LVDS数据正确接收。
2、本发明实现了LVDS传输延迟窗口的自动测试，选择最优的延迟值，实现了多通道LVDS数据正确接收；同时，该传输延迟窗口为上电自动测试，在不同的使用环境中可以自动捕捉延迟窗口，找到最优的延迟值，解决了不同电路板在不同的温度，不同使用环境下数据线延迟差异引起的数据无法正确接收的难题。
3、本发明中，初始值数据中每位数据依次交替变化，交替变化的数据出错，易被发现，这更能识别不同延迟对接收到的最终数据正确与否的影响。
附图说明
图1为本发明实施例提供的LVDS传输延迟窗口自动测试方法的流程方框示意图。
图2为本发明实施例提供的LVDS传输延迟窗口自动测试***的结构示意图。
图3为本发明实施例提供的LVDS传输延迟窗口自动测试方法的延迟窗口自动测试流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
如图1及图3，图1为本发明实施例提供的LVDS传输延迟窗口自动测试方法的流程方框示意图，图3为本发明实施例提供的LVDS传输延迟窗口自动测试方法的延迟窗口自动测试流程图，该方法应用于服务器端，包括以下步骤：
S11、获取LVDS数据线上自定义传输的初始值数据；
其中，首先进行上电，服务器默认选择LVDS自动测试模式，服务器获取初始值，所述初始值为LVDS数据线上自定义而得到的。
S12、获取延迟值相对应的最终数据，通过与初始值数据进行比较，以获取最优延迟值；
S121、通过FPGA调整数据同步时钟的延迟得到延迟窗口，延迟窗口所包含的N个延迟值中，第x个延迟值的延迟值为x，此时***获取一个与x值对应的最终数据；
S122、依次判断最终数据和初始值数据是否一致，对应的判断结果用N位二进制数进行统计出来。如果一致，则将延迟值为x对应的第x位设置为0，如果不一致，则将第x位设置为1。
具体的，该步骤中，通过FPGA中的IODELAY模块调整数据同步时钟的延迟得到延迟窗口，每个延迟窗口包括N个延迟值，依次对应的数据传输情况用N位二进制数进行统计出来。依次为第0位、第1位、第2位…第N-1位，N为正整数，在N个延迟值中，依次按照延迟值为x对应第x位，判断最终数据和初始值数据是否一致，如果一致，则将第x位设置为0，如果不一致，则将第x位设置为1。
其中，N为任意正整数，本公开实施例的方案中N为32，x也为不大于N的正整数。
此外，每一个延迟值代表延迟的时间为78ps，而延迟时间为延迟值*78ps，例如：
如果延迟值为0，则代表延迟时间为0ps，如果延迟值为1，代表延迟时间为78ps，如果延迟值为2，代表延迟时间为156ps。
需要说明的是，所述初始值数据为LVDS数据最开始传输的数据，为了保证准确性，初始值数据中每位数据依次交替变化，交替变化的数据出错，易被发现，这更能识别不同延迟对接收到的最终数据正确与否的影响，例如初始值数据中第一位为0时，则第二位为1。
最终数据为通过LVDS传输***最终获取的数据。
为了更方便的理解本实施例，下面举例进行说明。
本公开实施例的方案中用0、1来统计数据传输情况，0表示最终数据和初始值数据一致，1表示最终数据和初始值数据不一致。将32个延迟值对应的数据传输情况用32位二进制数进行统计出来。也就是说，如果延迟值为0，判断最终数据和初始值数据是否一致，如果一致，在相应位置标0，如果不一致，则在该位置标1。
例如：
延迟值为0，判断最终数据和初始值数据是否一致，如果一致，则第0位标0，如果不一致，则第0位标1；
延迟值为1，判断最终数据和初始值数据是否一致，如果一致，则第1位标0，如果不一致，则第1位标1；
延迟值为2，判断最终数据和初始值数据是否一致，如果一致，则第2位标0，如果不一致，则第2位标1；
按照上述方案将延迟值从0到31，依次检测每个延迟值对应的最终数据和初始值数据是否一致，并用0、1标注，最终标出32位数。
找到连续标注0最多的窗口，再找到该窗口的中间值，这个中间值对应的延迟值即为最优值。如标出的窗口为0011 1111 0111 1111 0000 0001，连续标0最多的延迟值为第一位到第七位，该窗口最优的延迟值为4。
S13、接收最优延迟值，并切换到正常的LVDS传输模式。
其中，检测到最优的延迟值，***自动将最优延迟值填入***中，即完成了LVDS延迟窗口自动测试和LVDS延迟最优值的选择。
需要说明的是，本公开实施例的方案，适用所有LVDS传输延迟窗口测试，同时也适用于AD芯片但不局限于AD芯片。
实施例2
如图2，图2为本发明实施例提供的LVDS传输延迟窗口自动测试***的结构示意图，该***主要应用于服务器端，包括：
初始值模块，用于获取LVDS数据线上自定义传输的初始值数据；
其中，首先进行上电，服务器默认选择LVDS自动测试模式，服务器获取初始值，所述初始值为LVDS数据线上自定义而得到的。
延迟值模块，用于获取延迟值相对应的最终数据，通过与初始值数据进行比较，以获取最优延迟值；还用于：
S121、通过FPGA调整数据同步时钟的延迟得到延迟窗口，延迟窗口所包含的N个延迟值中，第x个延迟值的延迟值为x，此时***获取一个与x值对应的最终数据；
S122、依次判断最终数据和初始值数据是否一致，对应判断结果用N位二进制数进行统计出来。如果一致，则将延迟值为x对应的第x位设置为0，如果不一致，则将第x位设置为1，x为正整数。
具体的，该步骤中，通过FPGA中的IODELAY模块调整数据同步时钟的延迟得到延迟窗口，每个延迟窗口包括N个延迟值，依次对应的数据传输情况用N位二进制数进行统计出来。依次为第0位、第1位、第2位…第N-1位，N为正整数，在N个延迟值中，依次按照延迟值为x对应第x位，判断最终数据和初始值数据是否一致，如果一致，则将第x位设置为0，如果不一致，则将第x位设置为1。
其中，N为任意正整数，本公开实施例的方案中N为32，x也为不大于N的正整数。
此外，每一个延迟值代表延迟的时间为78ps，而延迟时间为延迟值*78ps，例如：
如果延迟值为0，则代表延迟时间为0ps，如果延迟值为1，代表延迟时间为78ps，如果延迟值为2，代表延迟时间为156ps。
需要说明的是，所述初始值数据为LVDS数据最开始传输的数据，为了保证准确性，初始值数据中每位数据依次交替变化，交替变化的数据出错，易被发现，这更能识别不同延迟对接收到的最终数据正确与否的影响，例如初始值数据中第一位为0时，则第二位为1。
最终数据为通过LVDS传输***最终获取的数据。
为了更方便的理解本实施例，下面举例进行说明。
本公开实施例的方案中用0、1来统计数据传输情况，0表示最终数据和初始值数据一致，1表示最终数据和初始值数据不一致。将32个延迟值对应的数据传输情况用32位二进制数进行统计出来。也就是说，如果延迟值为0，判断最终数据和初始值数据是否一致，如果一致，在相应位置标0，如果不一致，则在该位置标1。
例如：
延迟值为0，判断最终数据和初始值数据是否一致，如果一致，则第0位标0，如果不一致，则第0位标1；
延迟值为1，判断最终数据和初始值数据是否一致，如果一致，则第1位标0，如果不一致，则第1位标1；
延迟值为2，判断最终数据和初始值数据是否一致，如果一致，则第2位标0，如果不一致，则第2位标1；
按照上述方案将延迟值从0到31，依次检测每个延迟值对应的最终数据和初始值数据是否一致，并用0、1标注，最终标出32位数。
找到连续标注0最多的窗口，再找到该窗口的中间值，这个中间值对应的延迟值即为最优值。如标出的窗口为0011 1111 0111 1111 0000 0001，连续标0最多的延迟值为第一位到第七位，该窗口最优的延迟值为4。
切换模块，用于最优延迟值，并切换到正常的LVDS传输模式。
其中，检测到最优的延迟值，***自动将最优延迟值填入***中，即完成了LVDS延迟窗口自动测试和LVDS延迟最优值的选择。
需要说明的是，本公开实施例的方案，适用所有LVDS传输延迟窗口测试，同时适用于AD芯片但不局限于AD芯片。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种LVDS传输延迟窗口自动测试方法，应用于服务器端，其特征在于，包括：
S11、获取LVDS数据线上自定义传输的初始值数据；
S12、获取延迟值相对应的最终数据，通过与初始值数据进行比较，以获取最优延迟值，具体包括：
S121、通过FPGA调整数据同步时钟的延迟得到延迟窗口，延迟窗口所包含的N个延迟值中，第x个延迟值为x，此时***获取一个与x值对应的最终数据；
S122、依次判断最终数据和初始值数据是否一致，所述初始值数据中每位数据依次交替变化，每个延迟窗口包括N个延迟值，依次对应的数据传输情况用N位二进制数进行统计出来，依次为第0位、第1位、第2位…第N-1位，N为正整数，在N个延迟值中，依次按照延迟值为x对应第x位，判断最终数据和初始值数据是否一致，如果一致，则将第x位设置为0，如果不一致，则将第x位设置为1，x为正整数；
S13、接收最优延迟值，并切换到正常的LVDS传输模式。
2.根据权利要求1所述的LVDS传输延迟窗口自动测试方法，其特征在于，在步骤S11中，上电时服务器默认选择LVDS自动测试模式。
3.根据权利要求2所述的LVDS传输延迟窗口自动测试方法，其特征在于，在步骤S121中，通过FPGA中的IODELAY模块调整数据同步时钟的延迟得到延迟窗口。
4.根据权利要求1所述的LVDS传输延迟窗口自动测试方法，其特征在于，所述步骤S13中，检测到最优的延迟值，***自动将最优延迟值填入***中。
5.根据权利要求1所述的LVDS传输延迟窗口自动测试方法，其特征在于，该方法适用于AD芯片测试。
6.根据权利要求7所述的LVDS传输延迟窗口自动测试方法，其特征在于，每一个延迟值代表延迟的时间为78ps，而延迟时间为延迟值*78ps。
7.一种LVDS传输延迟窗口自动测试***，应用于服务器端，其特征在于，包括：
初始值模块，用于获取LVDS数据线上自定义传输的初始值数据；
延迟值模块，用于获取延迟值相对应的最终数据，通过与初始值数据进行比较，以获取最优延迟值，具体包括如下单元：
延迟窗口单元，用于通过FPGA调整数据同步时钟的延迟得到延迟窗口，延迟窗口所包含的N个延迟值中，第x个延迟值为x，此时***获取一个与x值对应的最终数据；
判断单元，用于依次判断最终数据和初始值数据是否一致，所述初始值数据中每位数据依次交替变化，每个延迟窗口包括N个延迟值，依次对应的数据传输情况用N位二进制数进行统计出来，依次为第0位、第1位、第2位…第N-1位，N为正整数，在N个延迟值中，依次按照延迟值为x对应第x位，判断最终数据和初始值数据是否一致，如果一致，则将第x位设置为0，如果不一致，则将第x位设置为1，x为正整数；
切换模块，用于最优延迟值，并切换到正常的LVDS传输模式。
8.根据权利要求7所述的LVDS传输延迟窗口自动测试***，其特征在于，初始值模块中，上电时服务器默认选择LVDS自动测试模式。
9.根据权利要求7所述的LVDS传输延迟窗口自动测试***，其特征在于，切换模块中，检测到最优的延迟值，***自动将最优延迟值填入***中。
10.根据权利要求7所述的LVDS传输延迟窗口自动测试***，其特征在于，延迟窗口单元中，通过FPGA中的IODELAY模块调整数据同步时钟的延迟得到延迟窗口，每一个延迟值代表延迟的时间为78ps，而延迟时间为延迟值*78ps。
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