CN113611661B - 半导体结构的制备方法及半导体结构 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 64
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 262
- 230000007423 decrease Effects 0.000 claims abstract description 4
- 239000007789 gas Substances 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 12
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 9
- 230000000737 periodic effect Effects 0.000 claims description 9
- 230000000630 rising effect Effects 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 239000000945 filler Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- LGPPATCNSOSOQH-UHFFFAOYSA-N 1,1,2,3,4,4-hexafluorobuta-1,3-diene Chemical compound FC(F)=C(F)C(F)=C(F)F LGPPATCNSOSOQH-UHFFFAOYSA-N 0.000 claims description 3
- YBMDPYAEZDJWNY-UHFFFAOYSA-N 1,2,3,3,4,4,5,5-octafluorocyclopentene Chemical compound FC1=C(F)C(F)(F)C(F)(F)C1(F)F YBMDPYAEZDJWNY-UHFFFAOYSA-N 0.000 claims description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 3
- 239000004341 Octafluorocyclobutane Substances 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 238000000231 atomic layer deposition Methods 0.000 claims description 3
- 239000000460 chlorine Substances 0.000 claims description 3
- WMIYKQLTONQJES-UHFFFAOYSA-N hexafluoroethane Chemical compound FC(F)(F)C(F)(F)F WMIYKQLTONQJES-UHFFFAOYSA-N 0.000 claims description 3
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims description 3
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims description 3
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 claims description 3
- BCCOBQSFUDVTJQ-UHFFFAOYSA-N octafluorocyclobutane Chemical compound FC1(F)C(F)(F)C(F)(F)C1(F)F BCCOBQSFUDVTJQ-UHFFFAOYSA-N 0.000 claims description 3
- 235000019407 octafluorocyclobutane Nutrition 0.000 claims description 3
- QYSGYZVSCZSLHT-UHFFFAOYSA-N octafluoropropane Chemical compound FC(F)(F)C(F)(F)C(F)(F)F QYSGYZVSCZSLHT-UHFFFAOYSA-N 0.000 claims description 3
- 229960004065 perflutren Drugs 0.000 claims description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 3
- JOHWNGGYGAVMGU-UHFFFAOYSA-N trifluorochlorine Chemical compound FCl(F)F JOHWNGGYGAVMGU-UHFFFAOYSA-N 0.000 claims description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 2
- 229910052801 chlorine Inorganic materials 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 abstract description 2
- 238000005429 filling process Methods 0.000 description 12
- 230000003247 decreasing effect Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000012159 carrier gas Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- CPELXLSAUQHCOX-UHFFFAOYSA-N hydrogen bromide Substances Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
本申请涉及一种半导体结构的制备方法及半导体结构，所述方法包括：提供具有第一刻蚀孔的刻蚀结构；于所述第一刻蚀孔内形成第一填充层；采用逐渐升高的刻蚀温度刻蚀所述第一填充层，以于保留的第一填充层内形成第二刻蚀孔，所述第二刻蚀孔的宽度自上至下逐渐减小；至少于所述第二刻蚀孔内形成第二填充层，以使得位于所述第二刻蚀孔内的所述第二填充层与所述保留的第一填充层共同无缝隙填满所述第一刻蚀孔。本申请避免在填充高深宽比孔的过程中形成空洞或空气间隙，提高了制成半导体结构的完整性及器件性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及半导体结构的制备方法及半导体结构。
背景技术
随着集成电路制程的快速发展，对半导体产品的集成度的要求越来越高。而随着半导体产品的集成化，半导体器件的尺寸不断减小，在空间上不断地向上堆叠，对制备半导体过程中高深宽比孔的填充工艺的要求越来越高。
然而，传统的孔填充工艺的填充能力有限，导致在填充高深宽比孔的过程中形成空洞或空气间隙，最终影响制成半导体结构的完整性及器件性能。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种半导体结构的制备方法及半导体结构，避免在填充高深宽比孔的过程中形成空洞或空气间隙，提高制成半导体结构的完整性及器件性能。
为实现上述目的及其他相关目的，本申请的一方面提供一种半导体结构制备方法，包括如下步骤：
提供具有第一刻蚀孔的刻蚀结构；
于所述第一刻蚀孔内形成第一填充层；
采用逐渐升高的刻蚀温度刻蚀所述第一填充层，以于保留的第一填充层内形成第二刻蚀孔，所述第二刻蚀孔的宽度自上至下逐渐减小；
至少于所述第二刻蚀孔内形成第二填充层，以使得位于所述第二刻蚀孔内的所述第二填充层与所述保留的第一填充层共同无缝隙填满所述第一刻蚀孔。
于上述实施例中的半导体结构制备方法中，在利用填充工艺于刻蚀结构内的第一刻蚀孔内形成第一填充层之后，采用逐渐升高的刻蚀温度刻蚀所述第一填充层，以于保留的第一填充层内形成宽度自上至下逐渐减小例如深“V”型的第二刻蚀孔；然后至少于第二刻蚀孔内形成第二填充层，使得位于第二刻蚀孔内的第二填充层与保留的第一填充层共同无缝隙填满所述第一刻蚀孔，以避免在填充高深宽比孔的过程中形成空洞或空气间隙，提高制成半导体结构的完整性及器件性能。
在其中一个实施例中，所述采用逐渐升高的刻蚀温度刻蚀所述第一填充层包括：在刻蚀所述第一填充层的过程中，控制所述刻蚀温度与刻蚀时间呈预设升温曲线变化，以实现对刻蚀温度的精准控制。
在其中一个实施例中，所述控制所述刻蚀温度与刻蚀时间呈预设升温曲线变化包括：
控制所述刻蚀温度与所述刻蚀时间呈正比例关系变化；或
控制所述刻蚀温度与所述刻蚀时间呈脉冲阶梯式上升曲线变化。
在其中一个实施例中，控制所述刻蚀温度与所述刻蚀时间呈脉冲阶梯式上升曲线的脉冲周期为3s-5s，以实现对刻蚀温度精准控制的同时，降低对刻蚀温度控制的复杂度。
在其中一个实施例中，所述采用逐渐升高的刻蚀温度刻蚀所述第一填充层包括：在刻蚀所述第一填充层的过程中，控制刻蚀气体的流量与所述刻蚀时间呈预设变化曲线变化，以协同温度控制，使得保留的第一填充层内形成宽度自上至下逐渐减小的第二刻蚀孔。
在其中一个实施例中，所述控制刻蚀气体的流量与所述刻蚀时间呈预设变化曲线变化包括：控制所述刻蚀气体的流量与所述刻蚀时间呈周期性脉冲曲线变化，以降低对刻蚀气体的流量控制的复杂度。
在其中一个实施例中，所述采用逐渐升高的刻蚀温度刻蚀所述第一填充层包括：控制刻蚀气体以等离子体的方式对所述第一填充层刻蚀，以降低对刻蚀气体的流量控制的复杂度。
在其中一个实施例中，控制所述周期性脉冲曲线中各周期对应的幅值呈正半圆曲线变化或正半周期正弦波曲线变化，以协同温度控制，使得保留的第一填充层内形成宽度自上至下逐渐减小的第二刻蚀孔。
在其中一个实施例中，控制所述周期性脉冲曲线的脉冲周期为3s-5s。
在其中一个实施例中，所述采用逐渐升高的刻蚀温度刻蚀所述第一填充层包括：
在刻蚀所述第一填充层的过程中，控制刻蚀温度逐渐升高至预设温度。
在其中一个实施例中，所述预设温度为400℃-450℃。
在其中一个实施例中，所述于所述第一刻蚀孔内填充第一填充层包括：
于所述刻蚀结构的上表面及所述第一刻蚀孔内形成第一填充材料层，所述第一填充材料层的顶面高于所述第一刻蚀孔的顶面；
去除位于所述刻蚀结构上的所述第一填充材料层，直至位于所述第一刻蚀孔内的第一填充材料层的顶面与所述刻蚀结构的上表面齐平，以形成所述第一填充层。
在其中一个实施例中，所述去除位于所述刻蚀结构上的所述第一填充材料层包括：
采用低温平推工艺去除位于所述刻蚀结构上的所述第一填充材料层，以形成所述第一填充层，利用刻蚀温度较低时为等向刻蚀的特性，形成上表面与刻蚀结构的上表面齐平的第一填充层。
在其中一个实施例中，所述低温平推工艺的平推温度为100℃-150℃。
在其中一个实施例中，所述至少于所述第二刻蚀孔内形成第二填充层包括：
于所述刻蚀结构的上表面及所述第二刻蚀孔内沉积第二填充层，使得位于所述第二刻蚀孔内的所述第二填充层与所述保留的第一填充层共同无缝隙填满所述第一刻蚀孔。
在其中一个实施例中，形成所述第二填充层的方法包括低压化学气相沉积、原子层沉积及由原子层种子沉积结合低压化学气相沉积复合方法中的任意一种。
在其中一个实施例中，所述第一填充层及所述第二填充层的材料均包括磷掺杂硅、硼掺杂硅、非掺杂硅、磷掺杂锗硅、硼掺杂锗硅及非掺杂锗硅中的至少一种。
在其中一个实施例中，所述采用逐渐升高的刻蚀温度刻蚀所述第一填充层中刻蚀气体包括氯气、氯化氢、三氟化氯、四氟化碳、六氟乙烷、全氟丙烷、八氟环丁烷、六氟丁二烯、八氟环戊烯、三氟化氮及氩气中至少一种。
本申请的另一方面提供一种半导体结构，包括：采用任一本申请实施例中所述的半导体结构的制备方法制成。在利用填充工艺于刻蚀结构内的第一刻蚀孔内形成第一填充层之后，采用逐渐升高的刻蚀温度刻蚀所述第一填充层，以于保留的第一填充层内形成宽度自上至下逐渐减小例如深“V”型的第二刻蚀孔；然后至少于第二刻蚀孔内形成第二填充层，使得位于第二刻蚀孔内的第二填充层与保留的第一填充层共同无缝隙填满所述第一刻蚀孔，以避免在填充高深宽比孔的过程中形成空洞或空气间隙，提高制成半导体结构的完整性及器件性能。
附图说明
为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
图1显示为本申请一实施例中提供的一种半导体结构制备方法的流程图；
图2显示为本申请一实施例中提供的一种半导体结构制备方法中步骤12所得结构的截面结构示意图；
图3a-图3b显示为本申请一实施例中提供的一种半导体结构制备方法中步骤14所得结构的截面结构示意图；
图4显示为本申请一实施例中提供的一种半导体结构制备方法中步骤16中刻蚀温度与刻蚀气体流量的时间变化曲线示意图；
图5显示为本申请另一实施例中提供的一种半导体结构制备方法中步骤16中刻蚀温度与刻蚀气体流量的时间变化曲线示意图；
图6a显示为本申请一实施例中提供的一种半导体结构制备方法中步骤16所得结构的截面结构示意图；
图6b显示为一种传统刻蚀工艺中所得结构的截面结构示意图；
图6c显示为另一种传统刻蚀工艺中所得结构的截面结构示意图；
图7a-图7b显示为本申请一实施例中提供的一种半导体结构制备方法中步骤18所得结构的截面结构示意图；
图8显示为本申请另一实施例中提供的一种半导体结构制备方法中步骤18所得结构的截面结构示意图；
附图标记说明：
100、刻蚀结构；21、第一刻蚀孔；22、第一填充层；221、第一填充材料层；23、空气间隙；24、第二刻蚀孔；25、凹槽；26、回刻孔；27、第二填充层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
请参阅图1-图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，在本申请的一个实施例中提供的一种半导体结构制备方法中，包括如下步骤：
步骤12：提供具有第一刻蚀孔的刻蚀结构；
步骤14：于所述第一刻蚀孔内形成第一填充层；
步骤16：采用逐渐升高的刻蚀温度刻蚀所述第一填充层，以于保留的第一填充层内形成第二刻蚀孔，所述第二刻蚀孔的宽度自上至下逐渐减小；
步骤18：至少于所述第二刻蚀孔内形成第二填充层，以使得位于所述第二刻蚀孔内的所述第二填充层与所述保留的第一填充层共同无缝隙填满所述第一刻蚀孔。
具体地，请继续参阅图1，在利用填充工艺于刻蚀结构内的第一刻蚀孔内形成第一填充层之后，采用逐渐升高的刻蚀温度刻蚀所述第一填充层，以于保留的第一填充层内形成宽度自上至下逐渐减小例如深“V”型的第二刻蚀孔；然后至少于第二刻蚀孔内形成第二填充层，使得位于第二刻蚀孔内的第二填充层与保留的第一填充层共同无缝隙填满所述第一刻蚀孔，以避免在填充高深宽比孔的过程中形成空洞或空气间隙，提高制成半导体结构的完整性及器件性能。
在步骤12中，请参阅图1中的步骤12及图2，提供刻蚀结构100，刻蚀结构100内形成有第一刻蚀孔21。
作为示例，由于传统的孔填充工艺的填充能力有限，导致在填充高深宽比孔的过程中形成空洞或空气间隙例如第一刻蚀孔21，图2中所示的第一刻蚀孔21旨在示例性说明本申请的实现原理，在实际的半导体填充工艺过程中，形成的第一刻蚀孔21的数量可以为多个。本申请旨在提供一种半导体结构的制备方法，避免在填充高深宽比孔的过程中形成空洞或空气间隙，提高制成半导体结构的完整性及器件性能。
作为示例，请继续参阅图1中的步骤14、图3a及图3b，至少于第一刻蚀孔21内形成第一填充层可以包括如下步骤：
步骤141：于刻蚀结构100的上表面及第一刻蚀孔21内形成第一填充材料层221，第一填充材料层221的顶面高于第一刻蚀孔21的顶面；
步骤142：去除位于刻蚀结构100上的第一填充材料层221，直至位于第一刻蚀孔21内的第一填充材料层221的顶面与刻蚀结构100的上表面齐平，以形成第一填充层22。
在本实施例中，刻蚀工艺可以包括等离子体干法刻蚀工艺。采用的干法刻蚀工艺的参数包括：气体包括碳氟气体、HBr和Cl2中的一种或多种、以及载气，所述碳氟气体包括CF4、CHF3、CH2F2或CH3F，所述载气为惰性气体，例如He，气体流量为50sccm-400sccm，压力为3毫托-8毫托。
作为示例，步骤142中去除位于刻蚀结构100上的第一填充材料层221包括：
采用低温平推工艺去除位于刻蚀结构100上的第一填充材料层221，以形成第一填充层22，利用刻蚀温度较低时为等向刻蚀的特性，形成上表面与刻蚀结构100的上表面齐平的第一填充层22。
作为示例，在本申请的一个实施例中，低温平推工艺的平推温度为100℃-150℃，例如，低温平推工艺的平推温度可以为100℃、110℃、120℃、130℃、140℃或150℃。
作为示例，步骤14中的第一刻蚀孔21的数量可以为多个，各第一刻蚀孔21的深度可以相同，也可以不同；各第一刻蚀孔21的宽度可以相同，也可以不同。
由于传统的孔填充工艺的填充能力有限，导致在填充高深宽比孔的过程中形成空气间隙23，最终影响制成半导体结构的完整性及器件性能。在填充高深宽比孔的过程中形成的空气间隙23的数量可以为多个，图3a及图3b中的空气间隙23旨在示例性说明本申请的实现原理，对其数量不作具体限定。
作为示例，请继续参阅图1中的步骤16及图4，步骤16中采用逐渐升高的刻蚀温度刻蚀第一填充层22包括：
在刻蚀第一填充层22的过程中，控制所述刻蚀温度与刻蚀时间呈预设升温曲线变化，以实现对刻蚀温度的精准控制。
作为示例，请继续参阅图1中的步骤16及图4，步骤16中控制刻蚀温度与刻蚀时间呈预设升温曲线变化包括：
控制所述刻蚀温度与所述刻蚀时间呈正比例关系变化。
作为示例，请继续参阅图1中的步骤16及图5，步骤16中控制刻蚀温度与刻蚀时间呈预设升温曲线变化包括：
控制所述刻蚀温度与所述刻蚀时间呈脉冲阶梯式上升曲线变化。
作为示例，请继续参阅图5控制刻蚀温度与刻蚀时间呈脉冲阶梯式上升曲线的脉冲周期为3s-5s，例如，可以控制刻蚀温度与刻蚀时间呈脉冲阶梯式上升曲线的脉冲周期为3s、4s或5s，以实现对刻蚀温度精准控制的同时，降低对刻蚀温度控制的复杂度。
作为示例，请继续参阅图1中的步骤16、图4及图5，步骤16中采用逐渐升高的刻蚀温度刻蚀第一填充层22包括：在刻蚀第一填充层22的过程中，控制刻蚀气体的流量与刻蚀时间呈预设变化曲线变化，以协同温度控制，使得保留的第一填充层22内形成宽度自上至下逐渐减小的第二刻蚀孔24。
作为示例，请继续参阅图1中的步骤16、图4及图5，步骤16中控制刻蚀气体的流量与刻蚀时间呈预设变化曲线变化包括：控制刻蚀气体的流量与刻蚀时间呈周期性脉冲曲线变化，以降低对刻蚀气体的流量控制的复杂度。
作为示例，请继续参阅图1中的步骤16、图4及图5，步骤16中采用逐渐升高的刻蚀温度刻蚀第一填充层22包括：控制刻蚀气体以等离子体的方式对第一填充层22刻蚀，以降低对刻蚀气体的流量控制的复杂度。
作为示例，在本申请的一个实施例中，控制刻蚀气体的流量与刻蚀时间呈周期性脉冲曲线中各周期对应的幅值呈正半圆曲线变化或正半周期正弦波曲线变化，以协同温度控制，使得保留的第一填充层22内形成宽度自上至下逐渐减小的第二刻蚀孔24。在本申请的一个实施例中，控制刻蚀气体的流量与刻蚀时间呈周期性脉冲曲线的脉冲周期为3s-5s。例如，可以控制刻蚀气体的流量与刻蚀时间呈周期性脉冲曲线的脉冲周期为3s、4s或5s，以实现对刻蚀气体流量精准控制的同时，降低对刻蚀气体流量控制的复杂度。
作为示例，请继续参阅图1中的步骤16、图4及图5，步骤16中采用逐渐升高的刻蚀温度刻蚀第一填充层22包括：
在刻蚀第一填充层22的过程中，控制刻蚀温度逐渐升高至预设温度。在本申请的一个实施例中，控制刻蚀温度逐渐升高至400℃-450℃，例如，可以控制刻蚀温度逐渐升高至400℃、410℃、420℃、430℃、440℃或450℃。
作为示例，在本申请的一个实施例中，所述采用逐渐升高的刻蚀温度刻蚀所述第一填充层中刻蚀气体包括氯气、氯化氢、三氟化氯、四氟化碳、六氟乙烷、全氟丙烷、八氟环丁烷、六氟丁二烯、八氟环戊烯、三氟化氮及氩气中至少一种。
作为示例，请参阅图6b，传统的孔填充工艺的填充能力有限，导致在填充高深宽比孔的过程中形成空洞或空气间隙，可以采用回刻后重新填充的工艺来避免产生填充空洞或空气间隙。然而，若持续采用较高的刻蚀温度回刻，孔上部的刻蚀速率远高于孔下部的刻蚀速率，容易形成平推，出现如图6b所示的凹槽25。
若持续采用较低的刻蚀温度回刻，温度较低时为等向刻蚀，顶部未刻蚀开，底部材料已经刻蚀过量，出现如图6c所示的回刻孔26。
相对于图6b及图6c，本申请在利用填充工艺于刻蚀结构内的第一刻蚀孔21内形成第一填充层22之后，采用逐渐升高的刻蚀温度刻蚀所述第一填充层22，以于保留的第一填充层22内形成宽度自上至下逐渐减小例如深“V”型的第二刻蚀孔24；然后至少于第二刻蚀孔24内形成第二填充层27，使得位于第二刻蚀孔24内的第二填充层27与保留的第一填充层22共同无缝隙填满所述第一刻蚀孔21，以避免在填充高深宽比孔的过程中形成空洞或空气间隙，提高制成半导体结构的完整性及器件性能。
作为示例，请继续参阅图1中的步骤18及图7a，步骤18中至少于第二刻蚀孔24内形成第二填充层27包括：
步骤181：于刻蚀结构100的上表面及第二刻蚀孔24内沉积第二填充层27，使得位于第二刻蚀孔24内的第二填充层27与保留的第一填充层22共同无缝隙填满第一刻蚀孔21。
作为示例，请参阅图7b，第一填充层22与第二填充层27的材料相同。例如，第一填充层22与第二填充层27的材料均包括磷掺杂硅、硼掺杂硅、非掺杂硅、磷掺杂锗硅、硼掺杂锗硅及非掺杂锗硅中的至少一种。
作为示例，请参阅图8，步骤181之后还包括去除位于刻蚀结构100上表面的第二填充层27的步骤，使得保留的且位于第二刻蚀孔24内第二填充层27的上表面与刻蚀结构100的上表面齐平。
作为示例，在本申请的一个实施例中，步骤18之后还包括重复执行步骤14、步骤16及步骤18，以避免在填充高深宽比孔的过程中形成空洞或空气间隙，提高制成半导体结构的完整性及器件性能。
在其中一个实施例中，形成第二填充层27的方法包括低压化学气相沉积、原子层沉积及由原子层种子沉积结合低压化学气相沉积复合方法中的任意一种。其中，原子层种子沉积结合低压化学气相沉积复合方法为先采用原子层种子沉积方法形成种子层，再采用低压化学气相沉积方法沉积第二填充层。
作为示例，请继续参阅图7a及图7b，在本申请的一个实施例中，提供了一种半导体结构，包括：采用任一本申请实施例中所述的半导体结构的制备方法制成。在利用填充工艺于刻蚀结构100内的第一刻蚀孔21内形成第一填充层22之后，采用逐渐升高的刻蚀温度刻蚀所述第一填充层22，以于保留的第一填充层22内形成宽度自上至下逐渐减小例如深“V”型的第二刻蚀孔24；然后至少于第二刻蚀孔24内形成第二填充层27，使得位于第二刻蚀孔24内的第二填充层27与保留的第一填充层22共同无缝隙填满所述第一刻蚀孔21，以避免在填充高深宽比孔的过程中形成空洞或空气间隙，提高制成半导体结构的完整性及器件性能。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (19)
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供具有第一刻蚀孔的刻蚀结构；
于所述第一刻蚀孔内形成第一填充层；
采用逐渐升高的刻蚀温度刻蚀所述第一填充层，以于保留的第一填充层内形成第二刻蚀孔，所述第二刻蚀孔的宽度自上至下逐渐减小；
至少于所述第二刻蚀孔内形成第二填充层，以使得位于所述第二刻蚀孔内的所述第二填充层与所述保留的第一填充层共同无缝隙填满所述第一刻蚀孔。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述采用逐渐升高的刻蚀温度刻蚀所述第一填充层包括：
在刻蚀所述第一填充层的过程中，控制所述刻蚀温度与刻蚀时间呈预设升温曲线变化。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述控制所述刻蚀温度与刻蚀时间呈预设升温曲线变化包括：
控制所述刻蚀温度与所述刻蚀时间呈正比例关系变化；或
控制所述刻蚀温度与所述刻蚀时间呈脉冲阶梯式上升曲线变化。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，控制所述刻蚀温度与所述刻蚀时间呈脉冲阶梯式上升曲线的脉冲周期为3s-5s。
5.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于，所述采用逐渐升高的刻蚀温度刻蚀所述第一填充层包括：
在刻蚀所述第一填充层的过程中，控制刻蚀气体的流量与所述刻蚀时间呈预设变化曲线变化。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述控制刻蚀气体的流量与所述刻蚀时间呈预设变化曲线变化包括：
控制所述刻蚀气体的流量与所述刻蚀时间呈周期性脉冲曲线变化。
7.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述采用逐渐升高的刻蚀温度刻蚀所述第一填充层包括：
控制刻蚀气体以等离子体的方式对所述第一填充层刻蚀。
8.根据权利要求6所述的半导体结构的制备方法，其特征在于，控制所述周期性脉冲曲线中各周期对应的幅值呈正半圆曲线变化或正半周期正弦波曲线变化。
9.根据权利要求6所述的半导体结构的制备方法，其特征在于，控制所述周期性脉冲曲线的脉冲周期为3s-5s。
10.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于，所述采用逐渐升高的刻蚀温度刻蚀所述第一填充层包括：
在刻蚀所述第一填充层的过程中，控制刻蚀温度逐渐升高至预设温度。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述预设温度为400℃-450℃。
12.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于，所述于所述第一刻蚀孔内填充第一填充层包括：
于所述刻蚀结构的上表面及所述第一刻蚀孔内形成第一填充材料层，所述第一填充材料层的顶面高于所述第一刻蚀孔的顶面；
去除位于所述刻蚀结构上的所述第一填充材料层，直至位于所述第一刻蚀孔内的第一填充材料层的顶面与所述刻蚀结构的上表面齐平，以形成所述第一填充层。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述去除位于所述刻蚀结构上的所述第一填充材料层包括：
采用低温平推工艺去除位于所述刻蚀结构上的所述第一填充材料层，以形成所述第一填充层。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述低温平推工艺的平推温度为100℃-150℃。
15.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于，所述至少于所述第二刻蚀孔内形成第二填充层包括：
于所述刻蚀结构的上表面及所述第二刻蚀孔内沉积第二填充层，使得位于所述第二刻蚀孔内的所述第二填充层与所述保留的第一填充层共同无缝隙填满所述第一刻蚀孔。
16.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于，形成所述第二填充层的方法包括低压化学气相沉积、原子层沉积及由原子层种子沉积结合低压化学气相沉积复合方法中的任意一种。
17.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于，所述第一填充层及所述第二填充层的材料均包括磷掺杂硅、硼掺杂硅、非掺杂硅、磷掺杂锗硅、硼掺杂锗硅及非掺杂锗硅中的至少一种。
18.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于，所述采用逐渐升高的刻蚀温度刻蚀所述第一填充层中刻蚀气体包括氯气、氯化氢、三氟化氯、四氟化碳、六氟乙烷、全氟丙烷、八氟环丁烷、六氟丁二烯、八氟环戊烯、三氟化氮及氩气中至少一种。
19.一种半导体结构，其特征在于，采用权利要求1-18任一项所述的半导体结构的制备方法制成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202110880620.9A CN113611661B (zh) | 2021-08-02 | 2021-08-02 | 半导体结构的制备方法及半导体结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110880620.9A CN113611661B (zh) | 2021-08-02 | 2021-08-02 | 半导体结构的制备方法及半导体结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113611661A CN113611661A (zh) | 2021-11-05 |
| CN113611661B true CN113611661B (zh) | 2023-06-13 |
Family
ID=78339051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110880620.9A Active CN113611661B (zh) | 2021-08-02 | 2021-08-02 | 半导体结构的制备方法及半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113611661B (zh) |
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|---|---|
| CN113611661A (zh) | 2021-11-05 |
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