CN113611611A - 一种带esd结构的沟槽mosfet器件的制造方法 - Google Patents
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Abstract
本发明公开一种带ESD结构的沟槽MOSFET器件的制造方法，属于MOSFET器件领域。提供衬底，在其表面依次形成外延层和氧化层；清洗外延层表面多余的氧化层，沉积遮蔽氧化层；在外延层表面刻蚀形成沟槽；去掉遮蔽氧化层；在外延层表面以及沟槽内生长栅极氧化层；在沟槽内形成多晶硅栅极；在外延层内部顶面形成P型体区，在P型体区内部顶面形成P+有源区和N+有源区；在外延层顶面沉积介质层，在介质层自顶向下选择性刻蚀至外延层表面，形成孔接触区；在介质层表面沉积金属，选择性刻蚀金属，形成源极金属。本发明通过沟槽MOS的自身结构设计寄生的ESD结构，不增加光刻层次，有利于降低晶圆成本；ESD利用单晶硅内部结构形成，降低了ESD静态反偏漏电，有利于工艺平坦化。
Description
技术领域
本发明涉及MOSFET器件技术领域，特别涉及一种带ESD结构的沟槽MOSFET器件的制造方法。
背景技术
目前现有的带ESD的沟槽MOS器件如图1所示，包括N+型衬底1、N-型外延层2、P型体区3（pbody）、P+有源区4、N+有源区5、栅氧化层6、多晶硅层栅极7（poly gate）、介质层8、源极金属9、多晶硅ESD层10。普通带ESD的沟槽MOS需要额外一张光刻，用于形成ESD多晶硅层10。多晶硅层的ESD静态反偏漏电比单晶硅的反偏漏电大，同时多晶硅层的高度对工艺平坦化不利。
发明内容
本发明的目的在于提供一种带ESD结构的沟槽MOSFET器件的制造方法，以解决现有多晶硅层的ESD静态反偏漏电比单晶硅的反偏漏电大，同时多晶硅层的高度对工艺平坦化不利的问题。
为解决上述技术问题，本发明提供了一种带ESD结构的沟槽MOSFET器件的制造方法，包括：
提供衬底，在衬底表面形成外延层，在外延层表面形成氧化层；
清洗外延层表面多余的氧化层，再沉积遮蔽氧化层；
在外延层表面刻蚀形成沟槽；去掉遮蔽氧化层；
在外延层表面以及沟槽内生长栅极氧化层；在沟槽内形成多晶硅栅极；
在外延层内部顶面形成P型体区，在P型体区内部顶面形成P+有源区和N+有源区；
在外延层外部顶面沉积介质层，并在介质层自顶向下选择性刻蚀至外延层表面，形成孔接触区；
在介质层表面沉积金属，选择性刻蚀金属，形成源极金属。
可选的，在外延层表面以及沟槽内生长栅极氧化层之前，该制造方法还包括：
清洗外延层表面，生长200Å的牺牲氧化层，去掉外延层表面以及沟槽表面的杂质。
可选的，所述栅极氧化层的厚度根据阈值电压需求做相应匹配。
可选的，通过如下方法在外延层内部顶面形成P型体区：在形成沟槽的N-型外延层2自顶向下注入P型掺杂，并推阱退火，形成P型体区。
可选的，所述多晶硅栅极和所述源极金属之间有介质层隔离。
可选的，所述遮蔽氧化层的厚度为3000Å。
在本发明提供的带ESD结构的沟槽MOSFET器件的制造方法中，提供衬底，在其表面依次形成外延层和氧化层；清洗外延层表面多余的氧化层，再沉积遮蔽氧化层；在外延层表面刻蚀形成沟槽；去掉遮蔽氧化层；在外延层表面以及沟槽内生长栅极氧化层；在沟槽内形成多晶硅栅极；在外延层内部顶面形成P型体区，在P型体区内部顶面形成P+有源区和N+有源区；在外延层外部顶面沉积介质层，并在介质层自顶向下选择性刻蚀至外延层表面，形成孔接触区；在介质层表面沉积金属，选择性刻蚀金属，形成源极金属。本发明通过沟槽MOS的自身结构设计寄生的ESD结构，不增加光刻层次，有利于降低晶圆成本；ESD利用单晶硅内部结构形成，降低了ESD静态反偏漏电，有利于工艺平坦化。
附图说明
图1是目前现有的带ESD的沟槽MOS器件结构示意图；
图2是在N+型衬底表面形成N-型外延层和氧化层示意图；
图3是清洗N-型外延层表面多余的氧化层的示意图；
图4是在N-型外延层表面沉积遮蔽氧化层的示意图；
图5是在N-型外延层表面刻蚀形成沟槽并去掉遮蔽氧化层的示意图；
图6是在N-型外延层表面以及沟槽内部生长栅极氧化层的示意图；
图7是在沟槽内形成多晶硅栅极的示意图；
图8是在N-型外延层的内部上表面形成P型体区的示意图；
图9是在P型体区顶部形成P+有源区和N+有源区的示意图；
图10是在N-型外延层表面沉积介质层的示意图；
图11是在介质层自顶向下选择性刻蚀形成孔接触区的示意图；
图12是在介质层表面沉积金属并选择性刻蚀形成源极金属的示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种带ESD结构的沟槽MOSFET器件的制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种带ESD结构的沟槽MOSFET器件的制造方法，包括如下步骤：
提供N+型衬底1，在其表面形成N-型外延层2，并在N-型外延层2的表面生长厚度为500Å的氧化层，如图2所示；
如图3所示，清洗所述N-型外延层2表面多余的氧化层500Å；
如图4所示，在所述N-型外延层2表面沉积厚度为3000Å的遮蔽氧化层；
利用光罩形成沟槽图形，在所述N-型外延层2表面自顶向下刻蚀形成沟槽；去掉遮蔽氧化层，如图5所示；
清洗N-型外延层2表面，生长200Å的牺牲氧化层，去掉N-型外延层2表面以及沟槽表面的杂质；在N-型外延层2表面以及沟槽内部（包括底部和侧壁）生长栅极氧化层6，如图6所示；所述栅极氧化层6厚度根据阈值电压需求做相应匹配，比如500Å；
在沟槽内填充多晶硅，回刻多余的多晶硅，形成多晶硅栅极7（poly），如图7所示，所述多晶硅栅极7用于控制沟槽MOS器件的导通和关闭；
如图8所示，在形成沟槽的N-型外延层2内部上表面自顶向下注入P型掺杂，并推阱退火，形成P型体区3（Pbody），作为器件的沟道形成区；
如图9所示，在所述P型体区3（pbody）顶部形成P+有源区4，用于体引出；在P型体区3（pbody）顶部形成N+有源区5，用于源极引出，以及形成ESD结构；
在N-型外延层2表面沉积介质层8，如图10所示；
如图11所示，在介质层8自顶向下选择性刻蚀至硅表面，形成孔接触区；
在介质层8表面沉积金属，选择性刻蚀金属，形成源极金属9，最终形成如图12所示的带ESD结构的沟槽MOSFET器件。其中多晶硅栅极7和源极金属9之间有介质层8隔离。
本发明通过沟槽MOS的自身结构设计寄生的ESD结构，不增加光刻层次，有利于降低晶圆成本；ESD利用单晶硅内部结构形成，降低了ESD静态反偏漏电，有利于工艺平坦化。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (6)
1.一种带ESD结构的沟槽MOSFET器件的制造方法，其特征在于，包括：
提供衬底，在衬底表面形成外延层，在外延层表面形成氧化层；
清洗外延层表面多余的氧化层，再沉积遮蔽氧化层；
在外延层表面刻蚀形成沟槽；去掉遮蔽氧化层；
在外延层表面以及沟槽内生长栅极氧化层；在沟槽内形成多晶硅栅极；
在外延层内部顶面形成P型体区，在P型体区内部顶面形成P+有源区和N+有源区；
在外延层外部顶面沉积介质层，并在介质层自顶向下选择性刻蚀至外延层表面，形成孔接触区；
在介质层表面沉积金属，选择性刻蚀金属，形成源极金属。
2.如权利要求1所述的带ESD结构的沟槽MOSFET器件的制造方法，其特征在于，在外延层表面以及沟槽内生长栅极氧化层之前，该制造方法还包括：
清洗外延层表面，生长200Å的牺牲氧化层，去掉外延层表面以及沟槽表面的杂质。
3.如权利要求2所述的带ESD结构的沟槽MOSFET器件的制造方法，其特征在于，所述栅极氧化层的厚度根据阈值电压需求做相应匹配。
4.如权利要求1所述的带ESD结构的沟槽MOSFET器件的制造方法，其特征在于，通过如下方法在外延层内部顶面形成P型体区：在形成沟槽的N-型外延层2自顶向下注入P型掺杂，并推阱退火，形成P型体区。
5.如权利要求1所述的带ESD结构的沟槽MOSFET器件的制造方法，其特征在于，所述多晶硅栅极和所述源极金属之间有介质层隔离。
6.如权利要求1所述的带ESD结构的沟槽MOSFET器件的制造方法，其特征在于，所述遮蔽氧化层的厚度为3000Å。
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| US20060071276A1 (en) * | 2004-09-20 | 2006-04-06 | Markus Zundel | Field effect trench transistor |
| US20120193701A1 (en) * | 2011-01-27 | 2012-08-02 | Wei-Chieh Lin | Power semiconductor device with electrostatic discharge structure and manufacturing method thereof |
| CN111029408A (zh) * | 2019-12-17 | 2020-04-17 | 华羿微电子股份有限公司 | 一种集成esd的vdmos器件及制备方法 |
| CN113421829A (zh) * | 2021-08-23 | 2021-09-21 | 上海南麟电子股份有限公司 | 带esd的功率器件结构及其制备方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060071276A1 (en) * | 2004-09-20 | 2006-04-06 | Markus Zundel | Field effect trench transistor |
| US20120193701A1 (en) * | 2011-01-27 | 2012-08-02 | Wei-Chieh Lin | Power semiconductor device with electrostatic discharge structure and manufacturing method thereof |
| CN111029408A (zh) * | 2019-12-17 | 2020-04-17 | 华羿微电子股份有限公司 | 一种集成esd的vdmos器件及制备方法 |
| CN113421829A (zh) * | 2021-08-23 | 2021-09-21 | 上海南麟电子股份有限公司 | 带esd的功率器件结构及其制备方法 |
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