CN113593618A - 适用于差分sram存储单元的存算一体化存储阵列结构 - Google Patents

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Abstract

本发明属于集成电路技术领域，具体的说是涉及一种适用于差分SRAM存储单元的存算一体化存储阵列结构。本发明通过在传统SRAM存储阵列电路基础上将读写位线分为BL、BLB和RBL、RBLB两组，并且增加两根读字线RWL和RWLB加载反相输入信号，从而实现了在SRAM存储阵列内进行二值点积运算。

Description

适用于差分SRAM存储单元的存算一体化存储阵列结构
技术领域
本发明属于集成电路技术领域，具体的说是涉及一种适用于差分SRAM存储单元的存算一体化存储阵列结构。
背景技术
近年来，物联网和人工智能等应用技术的高速发展，这些应用大多依赖于大量的数据处理与传输。卷积神经网络是人工智能领域中应用于计算机视觉、自然语言处理等方面的最成功的算法之一，其中卷积层需要对输入数据和权重进行大量的点积运算。在目前普遍使用的冯诺依曼计算机体系架构中，中央处理器与存储电路之间的数据传输是公认的速度与功耗的瓶颈。SRAM存内计算阵列电路不仅可以保留SRAM原有的数据存储与读写功能，还可以在存储阵列内部实现多种运算操作，实现存算一体化，大大减少处理器与SRAM之间的数据搬移量，从而在减小***功耗的同时提高运算速度。
目前在集成电路设计中，常用的SRAM存储阵列电路结构如图1所示。这样的阵列电路无法在其内部实现点积运算。
发明内容
针对传统SRAM阵列电路无法实现存内计算的问题，本发明提出了一种适用于差分SRAM存储单元的存算一体化存储阵列结构，通过结构上的创新设计实现存内计算功能。
本发明的技术方案是：
适用于差分SRAM存储单元的存算一体化存储阵列结构，所述存储阵列结构包括N行M列个存储单元、M个ADC和M个灵敏放大器，其特征在于，每一列的存储单元连接有BL、BLB、RBL、RBLB四根信号线，其中BL与BLB信号线是写操作位线，用于在写操作时加载数据，RBL与RBLB信号线是读操作位线，在SRAM模式中用于读出单元存储的数据，在存内计算模式中用于读出输入与权重的乘积结果；每一行的存储单元连接有WL、RWL、RWLB三根信号线，其中WL信号线是写操作字线，用于在写入操作时选中行，RWL与RWLB是读操作字线，用于在读操作时选中行，在SRAM模式中RWL与RWLB均为高电平有效，在存内计算模式中根据输入不同，RWL和RWLB加载反相信号；所述存储阵列结构具有SRAM模式和存内计算模式，信号线RWL和RWLB电平相同时为SRAM模式，反相时为存内计算模式；ADC和灵敏放大器的输入端均与RBL信号线和RBLB信号线连接，SRAM模式使用灵敏放大器输出，而存内计算模式将RBL与RBLB短接后使用ADC输出。
适用于差分SRAM存储单元的存算一体化存储阵列结构使用10管存储单元。10管存储单元中的第一PMOS源极连接电源电压，漏极连接第一NMOS管的漏极、第五NMOS管的栅极以及第三NMOS管的漏极(记为节点Q)，栅极连接第一NMOS管的栅极并与节点QB相连。第二PMOS管源极连接电源电压，漏极连接第二NMOS管的漏极、第七NMOS管的栅极以及第四NMOS管的漏极(记为节点QB)，栅极连接第二NMOS管的栅极并与节点Q相连。第三和第四NMOS管栅极接写字线WL，源极分别接写位线BL和BLB。第六NMOS管源极接读位线RBL、栅极接读字线RWL、漏极接第五NMOS管漏极。第八NMOS管源极接读位线RBLB、栅极接读字线RWLB、漏极接第七NMOS管漏极。第一、第二、第五以及第七NMOS管源极均接地。
本发明的有益效果为：本发明提出了一种适用于差分存储单元的可以实现二值点积运算的存算一体化存储阵列结构，本发明提出的阵列电路结构使得本发明可以在存储阵列内实现二值点积运算，本发明能够用于神经网络加速器，提高***的运算速度和能量效率。
附图说明
图1为传统SRAM阵列电路结构示意图。
图2为本发明提出的适用于差分SRAM存储单元的存算一体化存储阵列结构示意图。
图3为10管SRAM存储单元结构示意图。
具体实施方式
下面结合附图对本发明进行详细的描述。
图2为本发明提出的一种适用于差分SRAM存储单元的存算一体化存储阵列结构示意图。存算一体化SRAM阵列电路由N行M列组成，每一行共享WL、RWL、RWLB三根字线，每一列共享BL、BLB、RBL、RBLB四根位线，RBL与RBLB在每一列末尾处连接灵敏放大器SA和模拟数字转换器ADC等读出电路。阵列电路一共包含N乘M个10管存储单元，10管存储单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一PMOS管，第二PMOS管。
图3为10管SRAM存储单元结构示意图。10管存储单元中的第一PMOS源极连接电源电压VDD，漏极连接第一NMOS管的漏极、第五NMOS管的栅极以及第三NMOS管的漏极(记为节点Q)，栅极连接第一NMOS管的栅极并与节点QB相连。第二PMOS管源极连接电源电压VDD，漏极连接第二NMOS管的漏极、第七NMOS管的栅极以及第四NMOS管的漏极(记为节点QB)，栅极连接第二NMOS管的栅极并与节点Q相连。第三和第四NMOS管栅极接写字线WL，源极分别接写位线BL和BLB。第六NMOS管源极接读位线RBL、栅极接读字线RWL、漏极接第五NMOS管漏极。第八NMOS管源极接读位线RBLB、栅极接读字线RWLB、漏极接第七NMOS管漏极。第一、第二、第五以及第七NMOS管源极均与接地电压GND相连。
本发明提出的一种适用于差分SRAM存储单元的存算一体化存储阵列结构中所有NMOS管的体端均与接地电压GND相连，所有PMOS管的体端均与电源电压VDD相连。
为了实现存储阵列内部的二值点积运算，本发明利用两根读操作字线RWL和RWLB以及列尾部的位线RBL和RBLB短接开关实现。RWL为输入信号，RWLB为其反相信号，这样一来，可以在位线RBL和RBLB上输出单元内存储数据与输入数据的乘法结果。最终将同一列的各个单元的乘法结果通过RBL和RBLB短接，达到乘法结果求和的目的，即完成二值点积运算。
下面结合图2、图3、表1具体说明本发明存储阵列电路的工作原理：
1、SRAM模式：
(1)保持操作：
在存储单元保持数据期间，写字线WL、读字线RWL及RWLB均保持低电平。此时第三NMOS管MN3、第四NMOS管MN4、第六NMOS管MN6以及第八NMOS管MN8均关断，读位线BL和BLB以及RBL和RBLB均不会对存储节点Q或QB造成影响。第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1以及第二NMOS管MN2构成的锁存结构将锁存存储节点Q和QB的数据。
(2)写操作：
假设在写操作前10管存储单元存储节点Q为高电平，QB为低电平，即存储数据为‘1’。在写入数据‘0’时，写操作字线被拉高为高电平选中单元，同时将需要写入的数据‘0’加载到写位线上，即BL为低电平，BLB为高电平。BL通过第三NMOS管MN3下拉节点Q，BLB通过第四NMOS管MN4上拉节点QB，锁存结构反馈环被打破，数据‘0’写入存储单元。写入数据‘1’与上述过程同理。
(3)读操作
假设在读操作前存储单元存储节点Q为高电平，QB为低电平，即存储数据为‘1’。在读操作开始时，读位线RBL与RBLB预充电至高电平，读字线RWL和RWLB被拉高为高电平，第六NMOS管MN6和第八NMOS管MN8导通。由于存储节点QB为低电平，因此第七NMOS管MN7关断，读位线RBLB保持预充电时的高电平，即为读出结果‘1’。当存储数据为‘0’时，存储节点QB为高电平，第七NMOS管MN7导通，RBLB通过MN8-MN7-GND的路径被下拉，经过灵敏放大器SA放大后输出低电平，即为读出结果‘0’。
2、存内计算模式：
在存内计算模式中，存储单元所存储的数据为‘0’则代表-1，为‘1’则代表+1。
如果输入数据为+1，那么计算开始时读字线RWL为高电平，RWLB为低电平；如果输入数据为-1，那么读字线RWL为低电平，RWLB为高电平。假设存储单元存储数据为+1，输入数据为-1，计算开始时，写字线WL、写位线BL与BLB均保持为低电平，读位线RBL与RBLB预充电至高电平。此时QB为低电平，使得第七NMOS管MN7关断；RWL为低电平，使得第六NMOS管MN6关断。因此读位线RBL和RBLB保持高电平，得出计算结果-1。
假设存储单元存储数据为+1，输入数据为+1，计算开始时，写字线WL、写位线BL与BLB均保持为低电平，读位线RBL与RBLB预充电至高电平。此时QB为低电平，使得第七NMOS管MN7关断；Q为高电平以及RWL为高电平，使得第六NMOS管MN6和第七NMOS管MN7导通，产生一个RBL-MN6-MN5-GND的下拉电流，得出结算结果+1。
根据存储数据和输入数据的不同，共有4种乘法计算情况，如表1所示：
表1存储单元在各种情况下的乘法运算真值表
存储数据 Q QB 输入数据 RWL RWLB RBL RBLB 计算结果
-1 0 1 -1 0 1 1 ↓ +1
-1 0 1 +1 1 0 1 1 -1
+1 1 0 -1 0 1 1 1 -1
+1 1 0 +1 1 0 ↓ 1 +1
最后，一列中每个计算结果为+1的单元均会产生一个对读位线RBL或RBLB的下拉电流，最终通过短接读位线RBL与RBLB得到每个存储单元乘法结果的相加结果。将这个结果送入模拟数字转换器ADC即可得出二值点积运算结果。
综上所述，本发明提出的一种适用于差分SRAM存储单元的存算一体化存储阵列结构，通过改进结构来实现了二值点积运算。与图1的传统结构相比，本发明在阵列电路结构方面将读写位线分为BL、BLB和RBL、RBLB两组，并且增加两根读字线RWL和RWLB加载反相输入信号，在RBL和RBLB间设置短接开关并通过ADC读出计算结果，从而实现了在SRAM阵列内进行二值点积运算。

Claims (2)

1.适用于差分SRAM存储单元的存算一体化存储阵列结构，所述存储阵列结构包括N行M列个存储单元、M个ADC和M个灵敏放大器，其特征在于，每一列的存储单元连接有BL、BLB、RBL、RBLB四根信号线，其中BL与BLB信号线是写操作位线，用于在写操作时加载数据，RBL与RBLB信号线是读操作位线，在SRAM模式中用于读出单元存储的数据，在存内计算模式中用于读出输入与权重的乘积结果；每一行的存储单元连接有WL、RWL、RWLB三根信号线，其中WL信号线是写操作字线，用于在写入操作时选中行，RWL与RWLB是读操作字线，用于在读操作时选中行，在SRAM模式中RWL与RWLB均为高电平有效，在存内计算模式中根据输入不同，RWL和RWLB加载反相信号；存储阵列结构具有SRAM模式和存内计算模式，信号线RWL和RWLB电平相同时为SRAM模式，反相时为存内计算模式；ADC和灵敏放大器的输入端均与RBL信号线和RBLB信号线连接，SRAM模式使用灵敏放大器输出，而存内计算模式将RBL与RBLB短接后使用ADC输出。
2.根据权利要求1所述的适用于差分SRAM存储单元的存算一体化存储阵列结构，其特征在于，所使用存储单元为10管存储单元，10管存储单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一PMOS管和第二PMOS管；第一PMOS源极连接电源电压，漏极连接第一NMOS管的漏极、第五NMOS管的栅极以及第三NMOS管的漏极，栅极连接第一NMOS管的栅极并与第二PMOS管漏极相连；第二PMOS管源极连接电源电压，漏极连接第二NMOS管的漏极、第七NMOS管的栅极以及第四NMOS管的漏极，第二PMOS管栅极连接第二NMOS管的栅极并与第一PMOS漏极连接；第三NMOS管和第四NMOS管的栅极接信号线WL，第三NMOS管源极连接信号线BL，第四NMOS管源极连接信号线BLB；第六NMOS管源极连接信号线RBL、栅极连接信号线RWL、漏极接第五NMOS管漏极；第八NMOS管源极接信号线RBLB、栅极接信号线RWLB、漏极接第七NMOS管漏极；第一NMOS管、第二NMOS管、第五NMOS管以及第七NMOS管源极均接地。
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