CN113591430A - 检测版图布线线网违例的方法 - Google Patents
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Abstract
检测版图布线线网违例的方法,包括以下步骤:1)分层遍历布线层上的所有布线数据,获得布线数据对应的矩形数组;2)对布线数据进行处理,将矩形数组中的每个矩形外扩第一距离;3)将当前处理的布线层上的所有矩形排序;4)对排序后的矩形依次处理,确定相交矩形;5)根据第一距离和线网属性确定违例信息。本发明可以对详细布线的结果进行检测,保证布线结果的正确性,并且在出现短路或者违反最小间距约束的矩形时可以将检测出的违例区域和线网信息返回给布线器,指导布线器重新对相关线网进行布线。
Description
技术领域
本发明涉及EDA设计技术领域,特别涉及检测版图布线线网违例的方法。
背景技术
随着超深亚微米工艺的需求不断增加,集成电路设计流程中的后端物理设计变得越来越复杂,使得应用EDA(电子设计自动化)工具成为后端物理设计中不可或缺的辅助手段。
在超大规模集成电路VLSI详细布线阶段,往往有多条需要连通的线网,每条线网有二至多个等待连接的引脚,详细布线阶段需要将这些等待连接的引脚连通,在连通的同时需要满足众多设计规则约束,而不断增加的工艺需求导致越来越多的新的设计约束被要求满足,这又增加了布线阶段的复杂程度。所以,当今主流版图布线工具的一个基本目标是能够自动、快速地生成满足设计规则要求的线网图形连接。而在这众多设计规则要求当中,不同线网之间不存在短路且满足最小间距约束是最基本的设计规则。
集成电路版图详细布线中线网短路检测方法是EDA工具在布线过程中进行连接性关系检测,判断不同线网间是否错误地连通的方法。集成电路版图详细布线中最小间距约束检测方法是EDA工具在布线过程中进行设计规则检查,判断不同线网的布线结果之间是否违反最小间距约束的方法。当布线线网短路以及不同线网的布线结果之间违反最小间距约束统称为布线违例。有利的是可以提供一种方法,方便快捷地判断布线线网短路以及是否满足最小间距约束。
发明内容
为了解决现有技术存在的不足,本发明的目的在于提供一种检测版图布线线网违例的方法,可以应用本发明对所有线网的布线数据进行检测,判断不同线网之间是否存在短路情况。对于不存在短路的线网,判断它们之间是否存在违反最小间距约束的情况。
为实现上述目的,本发明提供的检测版图布线线网违例的方法,包括以下步骤:
1)分层遍历布线层上的所有布线数据,获得布线数据对应的矩形数组;
2)对布线数据进行处理,将矩形数组中的每个矩形外扩第一距离;
3)将当前处理的布线层上的所有矩形排序;
4)对排序后的矩形依次处理,确定相交矩形;
5)根据第一距离和线网属性确定违例信息。
进一步地,所述布线数据包括金属线、通孔和引脚数据,所述步骤1)进一步包括,将遍历布线层上的布线数据过程中遇到的多边形裁切为多个矩形,最终每个布线数据都对应一个或多个矩形,所述一个或多个矩形收集后保存在布线层对应的矩形数组中。
进一步地,所述步骤2)进一步包括,
将外扩前矩形的左下角角点的横坐标记作左下角第一横坐标,将外扩前矩形的左下角角点的纵坐标记作左下角第一纵坐标,将外扩前矩形的右上角角点的横坐标记作右上角第一横坐标,将外扩前矩形的右上角角点的纵坐标记作右上角第一纵坐标;
将外扩后矩形的左下角角点的横坐标记作左下角第二横坐标,将外扩后矩形的左下角角点的纵坐标记作左下角第二纵坐标,将外扩后矩形的右上角角点的横坐标记作右上角第二横坐标,将外扩后矩形的右上角角点的纵坐标记作右上角第二纵坐标;其中,
左下角第二横坐标=左下角第一横坐标-第一距离;
左下角第二纵坐标=左下角第一纵坐标-第一距离;
右上角第二横坐标=右上角第一横坐标+第一距离;
右上角第二纵坐标=右上角第一纵坐标+第一距离。
进一步地,所述步骤3)按照左下角第二横坐标、左下角第二纵坐标、右上角第二横坐标、右上角第二纵坐标的排序优先级对当前处理的布线层上的所有矩形排序。
进一步地,所述步骤4)进一步包括,根据步骤3)排序后的矩形顺序,按以下步骤依次处理矩形:
51)用第一集合存储所有与当前处理的矩形在X方向上重叠的矩形;
52)用区间树组织第一集合中的矩形在Y方向上的区间;
53)通过区间树查找出在Y方向上与当前矩形重叠的矩形;
其中,如果通过区间树查找无法找出任何与当前矩形相交的矩形,那么处理排序结果中当前矩形的下一个矩形,同时更新第一集合和区间树中的内容。
进一步地,还包括,所述第一距离等于零,当相交矩形属于同一线网,则判断当前线网没有造成短路;当相交矩形属于不同线网,则判断两线网间存在短路,记录短路区域和短路线网信息,短路数量加一。
进一步地,还包括,所述第一距离为当前布线层的最小间距约束值,如果相交的矩形属于同一线网,则跳过;如果相交矩形属于不同线网,则计算相交的两个矩形的实际间距并与最小间距约束值对比,判断是否违反最小间距约束。
更进一步地,还包括,如果满足相交的两个矩形的实际间距以下三个条件之一,则判断布线违反了最小间距约束:
(a)Δx<x_spacing;
(b)Δy<y_spacing;
(c)Δx2+Δy2<diagonal_spacing2;
其中,Δx为两相交矩形中心点沿x轴方向的距离;Δy为两相交矩形中心点沿y轴方向的距离;x_spacing为布线层的x方向最小间距约束值;y_spacing为布线层的y方向最小间距约束值;diagonal_spacing为布线层的对角最小间距约束值;
如果判断相交矩形违反了最小间距约束,那么记录违反约束的区域和线网信息,同时违例数量加一。
为实现上述目的,本发明还提供一种电子设备,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的程序,所述处理器运行所述程序时执行上述的检测版图布线线网违例的方法的步骤。
为实现上述目的,本发明还提供一种计算机可读存储介质,其上存储有计算机指令,所述计算机指令运行时执行上述的检测版图布线线网违例的方法的步骤。
与现有技术相比,本发明的检测版图布线线网违例的方法,具有如下的有益效果:本发明可以对详细布线的结果进行检测,保证布线结果的正确性,并且在出现短路或者违反最小间距约束的矩形时可以将检测出的违例区域和线网信息返回给布线器,指导布线器重新对相关线网进行布线。
本发明的其它特征和优点将在随后的说明书中阐述,并且,部分地从说明书中变得显而易见,或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解,并且构成说明书的一部分,并与本发明的实施例一起,用于解释本发明,并不构成对本发明的限制。在附图中:
图1为根据本发明的检测版图布线线网违例的方法流程图;
图2为矩形外扩其所在布线层的最小间距的示意图;
图3为线网上矩形数据排序后的示意图;
图4为待检测短路的版图;
图5为根据本发明的短路检测效果图;
图6为待检测最小间距约束的版图;
图7为根据本发明的最小间距约束检测效果图;
图8为计算一对矩形的中心点距离并判断是否违反最小间距约束的示意图;
图9为计算一对矩形的边距并判断是否违反最小间距约束的示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明,应当理解,此处所描述的优选实施例仅用于说明和解释本发明,并不用于限定本发明。
图1为根据本发明的检测版图布线线网违例的方法流程图,下面将参考图1,对本发明的检测版图布线线网违例的方法进行详细描述。
在步骤101,分层遍历布线层上的所有布线数据,获得布线数据对应的矩形数组。
布线版图包括多个布线层,在该步骤中,需要分层遍历当前版图中各个布线层上的所有布线数据,包括金属线、通孔和引脚数据,此过程中遇到的多边形会被裁切为多个矩形,最终每个布线数据都对应一个或多个矩形,将这些矩形收集后保存在该布线层对应的矩形数组中。
在步骤102,对布线数据进行处理,将矩形数组中的每个矩形外扩。
在该步骤中,对步骤101中收集的布线数据进行预处理,将每个矩形外扩一定距离。假设原矩形的坐标为(xl,yb,xr,yt),外扩距离为s,则外扩后的新矩形坐标为(xl-s,yb-s,xr+s,yt+s),其中(xl,yb)为矩形左下角的角点坐标,(xr,yt)为矩形右上角的角点坐标。
当检测目标为短路时,s为0;当检测目标为最小间距据约束时,s为该布线层的最小间距约束值。
图2为矩形外扩其所在布线层的最小间距的示意图,其中minSpacing为当前布线层的最小间距约束值,按该值,对矩形数组中的每个矩形进行外扩。
在步骤103,将当前处理的布线层上的所有矩形排序。
在该步骤中,对当前处理的布线层上的所有矩形排序,排序键(sort key)的优先级为xl、yb、xr、yt,即,先按照矩形左下角顶点的横坐标升序排序,当左下角顶点横坐标相等时,按照左下角顶点纵坐标升序排序,以此类推。图3为线网上矩形数据排序后的示意图。
步骤104,对排序后的矩形依次处理,确定相交矩形。
一对矩形按步骤102中的方法外扩后相交是两者之间存在短路或违反最小间距约束的必要条件,因此每次检查一个布线层,需要获取当前层上所有相交的矩形对。
按照排序后的矩形顺序,每次处理一个矩形,用一个集合存储所有与当前处理的矩形在X方向上重叠的矩形。用区间树组织该集合中的矩形在Y方向上的区间,通过区间树快速查找出在Y方向上与当前矩形重叠的矩形。
如果发现区间树无法找出任何与当前矩形相交的矩形,那么处理排序结果中当前矩形的下一个矩形,同时更新集合和区间树中的内容,以降低获取相交矩形对的计算量。
步骤105,按照短路原则和最小间距约束原则确定违例信息。
如果从步骤104中获得了一对相交矩形,则进行步骤105。在该步骤105中,根据检测目标的不同,记录不同的违例信息,具体地:
当检测目标为短路时,判断两个相交矩形是否属于同一线网:如果这两个矩形属于同一线网,则不够造成短路;反之,如果两个矩形属于不同线网,则两线网间存在短路,此时记录短路区域和短路线网信息,短路数量加一。图4为待检测短路的版图,对其进行短路检测时,获得图5所示的检测效果。
当检测目标为最小间距约束时,由于最小间距约束是不同线网间的约束,故若这两个矩形属于同一线网,则跳过;反之,若两个矩形属于不同线网,则这两个矩形可能违反了最小间距约束,此时计算这两个矩形的实际间距并与最小间距约束值对比,判断是否违反最小间距约束。图6为待检测最小间距约束的版图,通过EDA工具读取版图数据信息,显示在GUI界面上即可获得图6所示界面。对其进行最小间距约束检测时,启动最小间距约束检测命令,开始检测,获得图7所示的最小间距约束检测效果图。
具体的判断计算标准,如图8和图9所示,图8检测两矩形中心点距离,图9检测两矩形边之间的距离,从图8和图9可以看出,若满足以下三个条件之一,则布线违反了最小间距约束:
(a)Δx<x_spacing;
(b)Δy<y_spacing;
(c)Δx2+Δy2<diagonal_spacing2。
其中,Δx为两相交矩形中心点沿x轴方向的距离;Δy为两相交矩形中心点沿y轴方向的距离;x_spacing为布线层的x方向最小间距约束值;y_spacing为布线层的y方向最小间距约束值;diagonal_spacing为布线层的对角最小间距约束值。
如果这对矩形确实违反了最小间距约束,那么记录违反约束的区域和线网信息,同时违例数量加一。
所有布线层处理遍历完毕后,当检测目标为短路时,返回所有短路区域、短路线网信息和短路数量;当检测目标为最小间距约束时,返回所有违反最小间距约束的区域、线网信息和违例数量。
本发明还提供电子设备,包括存储器和处理器,存储器上储存有在处理器上运行的程序,处理器运行所述程序时执行上述检测版图布线线网违例的方法的步骤。
本发明还提供了一种计算机可读存储介质,其上存储有计算机指令,所述计算机指令运行时执行上述的检测版图布线线网违例的方法的步骤,所述检测版图布线线网违例的方法参见前述部分的介绍,不再赘述。
本领域普通技术人员可以理解:以上所述仅为本发明的优选实施例而已,并不用于限制本发明,尽管参照前述实施例对本发明进行了详细的说明,对于本领域的技术人员来说,其依然可以对前述各实施例记载的技术方案进行修改,或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (10)
1.一种检测版图布线线网违例的方法,其特征在于,包括以下步骤:
1)分层遍历布线层上的所有布线数据,获得布线数据对应的矩形数组;
2)对布线数据进行处理,将矩形数组中的每个矩形外扩第一距离;
3)将当前处理的布线层上的所有矩形排序;
4)对排序后的矩形依次处理,确定相交矩形;
5)根据第一距离和线网属性确定违例信息。
2.根据权利要求1所述的检测版图布线线网违例的方法,其特征在于,所述布线数据包括金属线、通孔和引脚数据,所述步骤1)进一步包括,将遍历布线层上的布线数据过程中遇到的多边形裁切为多个矩形,最终每个布线数据都对应一个或多个矩形,所述一个或多个矩形收集后保存在布线层对应的矩形数组中。
3.根据权利要求1所述的检测版图布线线网违例的方法,其特征在于,所述步骤2)进一步包括,
将外扩前矩形的左下角角点的横坐标记作左下角第一横坐标,将外扩前矩形的左下角角点的纵坐标记作左下角第一纵坐标,将外扩前矩形的右上角角点的横坐标记作右上角第一横坐标,将外扩前矩形的右上角角点的纵坐标记作右上角第一纵坐标;
将外扩后矩形的左下角角点的横坐标记作左下角第二横坐标,将外扩后矩形的左下角角点的纵坐标记作左下角第二纵坐标,将外扩后矩形的右上角角点的横坐标记作右上角第二横坐标,将外扩后矩形的右上角角点的纵坐标记作右上角第二纵坐标;其中,
左下角第二横坐标=左下角第一横坐标-第一距离;
左下角第二纵坐标=左下角第一纵坐标-第一距离;
右上角第二横坐标=右上角第一横坐标+第一距离;
右上角第二纵坐标=右上角第一纵坐标+第一距离。
4.根据权利要求3所述的检测版图布线线网违例的方法,其特征在于,所述步骤3)按照左下角第二横坐标、左下角第二纵坐标、右上角第二横坐标、右上角第二纵坐标的排序优先级对当前处理的布线层上的所有矩形排序。
5.根据权利要求4所述的检测版图布线线网违例的方法,其特征在于,所述步骤4)进一步包括,根据步骤3)排序后的矩形顺序,按以下步骤依次处理矩形:
51)用第一集合存储所有与当前处理的矩形在X方向上重叠的矩形;
52)用区间树组织第一集合中的矩形在Y方向上的区间;
53)通过区间树查找出在Y方向上与当前矩形重叠的矩形;
其中,如果通过区间树查找无法找出任何与当前矩形相交的矩形,那么处理排序结果中当前矩形的下一个矩形,同时更新第一集合和区间树中的内容。
6.根据权利要求1-5中任一项所述的检测版图布线线网违例的方法,其特征在于,还包括,所述第一距离等于零,当相交矩形属于同一线网,则判断当前线网没有造成短路;当相交矩形属于不同线网,则判断两线网间存在短路,记录短路区域和短路线网信息,短路数量加一。
7.根据权利要求1-5中任一项所述的检测版图布线线网违例的方法,其特征在于,还包括,所述第一距离为当前布线层的最小间距约束值,如果相交的矩形属于同一线网,则跳过;如果相交矩形属于不同线网,则计算相交的两个矩形的实际间距并与最小间距约束值对比,判断是否违反最小间距约束。
8.根据权利要求7所述的所述的检测版图布线线网违例的方法,其特征在于,还包括,如果满足相交的两个矩形的实际间距以下三个条件之一,则判断布线违反了最小间距约束:
(a)Δx<x_spacing;
(b)Δy<y_spacing;
(c)Δx2+Δy2<diagonal_spacing2;
其中,Δx为两相交矩形中心点沿x轴方向的距离;Δy为两相交矩形中心点沿y轴方向的距离;x_spacing为布线层的x方向最小间距约束值;y_spacing为布线层的y方向最小间距约束值;diagonal_spacing为布线层的对角最小间距约束值;
如果判断相交矩形违反了最小间距约束,那么记录违反约束的区域和线网信息,同时违例数量加一。
9.一种电子设备,其特征在于,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的程序,所述处理器运行所述程序时执行权利要求1-8任一项所述的检测版图布线线网违例的方法的步骤。
10.一种计算机可读存储介质,其上存储有计算机指令,其特征在于,所述计算机指令运行时执行权利要求1-8任一项所述的检测版图布线线网违例的方法的步骤。
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---|---|
CN (1) | CN113591430B (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114781318A (zh) * | 2022-06-16 | 2022-07-22 | 飞腾信息技术有限公司 | 芯片的模块引脚布线方法、装置、电子设备及存储介质 |
CN115358181A (zh) * | 2022-08-05 | 2022-11-18 | 北京华大九天科技股份有限公司 | 一种集成电路版图满足相邻通孔最小间距约束的布线方法 |
CN115408978A (zh) * | 2022-09-02 | 2022-11-29 | 北京华大九天科技股份有限公司 | 一种集成电路版图布线中满足最小面积约束的布线方法 |
CN116070575A (zh) * | 2023-01-12 | 2023-05-05 | 广东工业大学 | 一种芯片布线优化方法及软件*** |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000293563A (ja) * | 1999-04-08 | 2000-10-20 | Fuji Electric Co Ltd | 論理回路接続検証装置 |
CN1591827A (zh) * | 2003-08-25 | 2005-03-09 | 松下电器产业株式会社 | 布线图形产生方法 |
CN101894178A (zh) * | 2010-05-31 | 2010-11-24 | 清华大学 | 基于可满足性问题sat的可制造性热点拆线重布方法 |
CN101957876A (zh) * | 2010-09-15 | 2011-01-26 | 清华大学 | 考虑通孔的基于不均匀网格的多层布线方法 |
CN102326162A (zh) * | 2009-02-20 | 2012-01-18 | 太阳能公司 | 包括版本管理的自动化太阳能收集器安装设计 |
CN102663169A (zh) * | 2012-03-21 | 2012-09-12 | 领佰思自动化科技(上海)有限公司 | 集成电路版图设计规则检查的方法及其*** |
US20140215428A1 (en) * | 2013-01-30 | 2014-07-31 | Taiwan Semiconductor Manufacturing Company Limited | Double patterning technology (dpt) layout routing |
CN104699868A (zh) * | 2013-12-04 | 2015-06-10 | 上海华虹宏力半导体制造有限公司 | 一种版图增量式布线的方法 |
CN108416121A (zh) * | 2018-02-12 | 2018-08-17 | 北京空间技术研制试验中心 | 一种航天器电缆网三维设计方法 |
CN109543307A (zh) * | 2018-11-23 | 2019-03-29 | 上海望友信息科技有限公司 | Pcb设计版图的开短路检查方法、检测***及电子设备 |
CN112800716A (zh) * | 2021-02-04 | 2021-05-14 | 北京华大九天科技股份有限公司 | 一种集成电路版图布线中线网开路检测方法 |
-
2021
- 2021-08-04 CN CN202110891156.3A patent/CN113591430B/zh active Active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000293563A (ja) * | 1999-04-08 | 2000-10-20 | Fuji Electric Co Ltd | 論理回路接続検証装置 |
CN1591827A (zh) * | 2003-08-25 | 2005-03-09 | 松下电器产业株式会社 | 布线图形产生方法 |
CN102326162A (zh) * | 2009-02-20 | 2012-01-18 | 太阳能公司 | 包括版本管理的自动化太阳能收集器安装设计 |
CN101894178A (zh) * | 2010-05-31 | 2010-11-24 | 清华大学 | 基于可满足性问题sat的可制造性热点拆线重布方法 |
CN101957876A (zh) * | 2010-09-15 | 2011-01-26 | 清华大学 | 考虑通孔的基于不均匀网格的多层布线方法 |
CN102663169A (zh) * | 2012-03-21 | 2012-09-12 | 领佰思自动化科技(上海)有限公司 | 集成电路版图设计规则检查的方法及其*** |
US20140215428A1 (en) * | 2013-01-30 | 2014-07-31 | Taiwan Semiconductor Manufacturing Company Limited | Double patterning technology (dpt) layout routing |
CN104699868A (zh) * | 2013-12-04 | 2015-06-10 | 上海华虹宏力半导体制造有限公司 | 一种版图增量式布线的方法 |
CN108416121A (zh) * | 2018-02-12 | 2018-08-17 | 北京空间技术研制试验中心 | 一种航天器电缆网三维设计方法 |
CN109543307A (zh) * | 2018-11-23 | 2019-03-29 | 上海望友信息科技有限公司 | Pcb设计版图的开短路检查方法、检测***及电子设备 |
CN112800716A (zh) * | 2021-02-04 | 2021-05-14 | 北京华大九天科技股份有限公司 | 一种集成电路版图布线中线网开路检测方法 |
Non-Patent Citations (2)
Title |
---|
支爽爽: "基于可优化空间的版图布线优化算法研究", 《中国优秀博硕士学位论文全文数据库(硕士)信息科技辑》 * |
胡娟: "某火工品短路环在线检测技术的研究", 《中国优秀博硕士学位论文全文数据库(硕士)工程科技Ⅰ辑》 * |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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