CN1135564C - 用于高速存储器读操作的总线中点保持电路 - Google Patents

用于高速存储器读操作的总线中点保持电路 Download PDF

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Abstract

在存储器***中，读出放大器接至存储单元阵列，在周期性的时间间隔内，根据从存储单元读取的数据驱动若干读总线。若干中点保持电路分别与读总线相联。各中点保持电路包括串接在高低电压两端之间的上拉驱动器和下拉驱动器，驱动器之间的电路节点接至关联总线，驱动器的阈值电压大致相等。控制电路响应中点控制脉冲，根据总线电压使一个驱动器导通，以便在读取放大器没有驱动总线的周期内，当总线电压趋于高低电压间的中点电平时，使导通的驱动器自动关断。

Description

用于高速存储器读操作的总线中点保持电路
本发明一般涉及存储单元阵列的***电路，更具体地涉及把关联读总线保持在离散逻辑电平之间中点的中点保持电路。
为半导体存储单元阵列的各读总线提供的中点保持电路，把关联读总线保持在高低逻辑电平之间的中点。现有技术的中点保持电路包括两个CMOS反向器、第一和第二晶体管执行转换开关。第一转换开关为提供总线电位，响应中点控制脉冲(MC)而导通，以使触发器的一个反向器达到中点电位。当中点控制脉冲未确定时，第二转换开关替代第一转换开关导通，使反向器构成触发器，从而把关联总线维持在中点电位。如果高速读操作是头等重要的，则有必要使用可承受大电流的CMOS晶体管来缩短中点控制脉冲的周期，然而这样导致产生的热量上升。另外，如果在MC脉冲下降沿之前启动读出放大器，则CMOS反向器中的一个反向器不得不承受由相应读出放大器产生的附加电流。如果读出放大器的启动定时相对于MC脉冲的定时终点滞后，则各总线的电位可能会偏移至不确定的电位，如果这个电位显著偏移于相应的读出放大器连续提供的电位，将引起读操作显著的延迟。另外一个问题是，当CMOS反相器随着关联总线达到中点电平而同时导通时，有一个很大的开通电流流入CMOS反相器。
因此本发明的一个目的是为各存储单元阵列的读总线提供一个允许存储器高速读操作的中点保持电路。
根据本发明所提供的与关联存储器读总线连接的中点保持电路，包括串接在高、低电压两端点间的阈值电压大致相等的上拉驱动器和下拉驱动器，驱动器间的电路节点接至总线，控制线路响应中点控制脉冲使一个驱动器根据总线电压导通，以便当总线达到高、低电压间中点电平时使一个驱动器自动关断。
在本发明的一个实施例中，所配置的控制线路在互不相同的定时期间根据总线上预先产生的电压使一个驱动器导通。
为简化控制线路的结构，所配置的控制线路根据中点控制脉冲同时正向偏置各驱动器，并根据总线上产生的电压使一个正向偏置的驱动器导通。
根据另一个方面，本发明提供的存储器***包括：多个读出放大器，与存储单元阵列连接，按照在定时间隔上从存储单元阵列上读出的数据驱动多个读总线；多个中点保持电路，分别与读总线相联，各中点保持电路包括串接在高、低电压两端点之间的阈值大致相等的上拉驱动器和下拉驱动器，上、下拉驱动器间的电路节点与关联的总线连接；控制线路响应中点控制脉冲使上、下拉驱动器中的一个驱动器根据总线电压导通，以便在读出放大器未驱动总线期间，当总线达到高、低电压间的中点电平时使导通的驱动器自动关断。
参考附图对本发明进一步详细地描述。其中
图1是原有技术的存储单元阵列中点保持电路的电路图；
图2是根据本发明第一实施例的中点保持电路的电路图；
图3表示取决于先前电压值的关联总线上的电压波形，以及图2的中点控制电路响应中点控制脉冲而出现的电位波形；
图4是使用一对达林顿放大器的、改进了的第一实施例电路图；
图5是使用有不同阈值反向器的、进一步改进了的第一实施例电路图；
图6表示总线电压波形及图5中出现的各种信号的波形；
图7是根据本发明第二实施例的中点保持电路的电路图；
图8是改进的第二实施例的电路图；
在对本发明进行详细描述之前，参考图1对原有技术做出解释是有益的。图1说明的是存储单元阵列10，其行译码器11和列译码器12按众所周知的方式，根据行地址和列地址逐一对存储单元阵列10进行访问，读出放大器13接在列译码器12的输出和读总线14之间。各总线选择一个读出放大器，并且该放大器由读出允许信号(SE)启动，以把放大了的列译码器12的输出传送给各自的读总线14。相同配置的多个中点保持电路接在相应的总线14上。
所配置的各中点保持电路15接收脉冲源16的中点控制脉冲(MC)。该电路包括CMOS(互补金属-氧化物半导体)反相器20和21，反相器20的输出经过第一转换开关接至反相器21的输入，第一转换开关由PMOS(P-沟道金属氧化物半导体)晶体管23和NMOS(N-沟道金属氧化物半导体)晶体管24构成，当MC输入为低时晶体管23和24导通。第二转换开关由PMOS晶体管25和NMOS晶体管26构成，当第一转换开关关断时第二转换开关导通，当第一转换开关导通时第二转换开关关断。提供的反相器27使在晶体管24和25的栅极输入的MC的状态反相。
当从读出放大器13到总线没有电压传送时，第一转换开关晶体管23和24导通，环路中耦合的反相器21和22为关联总线提供一个触发器，以防止关联总线的电位在逻辑电平间的浮动。
当来自脉冲源16的MC输入在接着启动读出放大器13之前确定为高时，第一转换开关晶体管23和24关断，而第二转换开关晶体管25和26导通。结果，总线14的电位通过晶体管23和24的并行通路提供给反相器21的输入。如果这个总线电位为低电平，则反相器21的PMOS晶体管导通，如果这个总线电位为高电平，则反相器21的NMOS晶体管被驱动进入高电导率状态，结果总线电位从低或高电位值偏移至最高电压VCC和地电位之间的中点值。
当MC输入为低电平时，即MC转向低逻辑电平时，第二转换开关晶体管25和26关断，而第一转换开关晶体管23和24导通。因此反相器20和21开始循环导通，构成上述的触发器，并且将反相器21提供的中点电位存入该触发器。当驱动读出放大器13时，总线14的各总线按照从读出放大器传送的数值从中点电位变化为较高或较低的电位。
然而，由于总线的负载阻抗高，反相器20和21为承载大电流必须由低阻抗的晶体管来实现。如果高速读操作是头等重要的，则有必要使用可承受大电流的CMOS晶体管来缩短中点控制脉冲MC的周期，然而这样导致产生的热量上升。另外，如果读出放大器在MC脉冲的下降沿之前启动，各中点保持电路的反相器21不得不承载由相应的读出放大器产生的附加电流。如果读出放大器的启动定时相对于MC脉冲的定时末端延迟，则各总线上的电位很可能偏移至一个不确定的电位。如果这个电位显著偏移于相应读出放大器接着提供的电位，将引起读操作明显地滞后。另外当总线电位达到中点值时，反相器21的晶体管同时进入开通状态，这样导通的晶体管要流过很大的开通电流。
本发明用把上拉驱动器和下拉驱动器串接在电路中两个预定电压值之间、把两驱动器间的电路节点接至关联总线的方法解决这些问题，
图2所示的是本发明第一实施例。中点保持电路15A包括一个NMOS上拉晶体管(驱动器)31和PMOS下拉晶体管(驱动器)32，31和32的漏极分别接至Vcc电压端和地端，31和32源极一起耦合到关联的总线。
MC脉冲经过反相器33和或非门34提供给上拉驱动器31的栅极、经过与非门35提供给下拉驱动器32的栅极，关联总线被耦合到由并联的NMOS晶体管36和PMOS晶体管37构成的转换开关上。晶体管36和37的栅极分别与反相器33的输出端和MC输入连接，以便使该转换开关在MC输入为低时导通，从而将总线电位耦合到或非门34和与非门35，并且在MC输入确认为高时关断该转换开关。提供的CMOS反相器38和39构成触发器，以便经过并联晶体管36和37接收总线电位。
在启动读出放大器之前MC输入为低时晶体管36和37导通，而且在总线上保持的电位通过这些晶体管36和37并锁定在触发反相器38和39中。与这个存储的电位值无关，或非门34把上拉晶体管31的栅极确定为如图3中的数字40所示的0V电位，而与非门35把下拉晶体管32的栅极确定为如图3中的数字45所示的高电压(Vcc)。因此当MC输入为低时，上拉晶体管31和下拉晶体管32都置为关断状态，而与总线上的电压无关。
当MC输入确定为高时，上拉晶体管31和下拉晶体管32中的一个晶体管根据存储在触发反相器38和39中的先前总线电位转换为导通状态。
假设存储的总线电位为低电平，则启动或非门34产生高电平输出41(图3)，仍启动与非门35连续产生高电平输出。结果仅上拉晶体管31导通，使总线电位上升，如图3中的数字42所示。当总线电位上升时，上拉晶体管31栅极的电位下降，因此当晶体管31的栅极电位等于Vcc-Vtn时其关断，Vtn是晶体管31的阈值电压。因此，总线电压逐渐从0V电位上升为中点电平，此后总线被维持在此电平，并且只要MC输入为高，晶体管31的源极就是“浮动”的。
如果NMOS晶体管31的阈值电压为标准值0.7V，则因晶体管31的源极的“浮动”状态，且由于晶体管31反相偏置作用使得其Vtn上升为1.2V(即相当于阱电位被降低于源极电压之下的位置)。由于Vtn为1.2V，如果Vcc电压是2.5V，则总线选定在近似等于1.2V的中间电压值上。
因为只要MC输入是高电平时开关晶体管36和37就为关断状态，所以触发反相器38、39和或非门34不受总线电位变化42的影响(图3)。在此瞬间MC输入确定为低电平，启动相应的读出放大器。总线电位根据已启动的读出放大器的状态，离开中点电平42并迅速确定在高电平43或低电平44上。
另外，如果在MC输入确定为高电平时的瞬间存储的总线电位是高电平，则启动与非门35，其产生低电压输出46(图3)，而禁止或非门34以产生低电压输出。结果仅下拉PMOS晶体管32导通，使得总线电位降低，如曲线47所示。总线电位一直下降到下拉晶体管32的阈值电压Vtp。因此，总线电位逐渐从Vcc电位下降到中点电平，此后总线保持在中点电平。
在MC输入确定为高电平时，关断的转换晶体管36和37防止触发反相器38、39和与非门35受总线电位变化47的影响(图3)，当MC输入确定为低电平并且已启动相应的读出放大器时，总线电位根据已启动的读出放大器的状态离开中点电平47并迅速确定在高电位48或低电位49上。
由于把上拉和下拉晶体管按相反偏置排列，所以在各不相同的定时期间，这些晶体管中仅有一个导通，因此不管怎样这些晶体管没有同时导通的可能。
当MC输入不确定为低时总线趋向“浮置”。然而，由于触发反相器38和39可由低功耗额定值的晶体管来实现，并且由于总线的定时常数很大，即便所选读出放大器的启动定时相对滞后于MC脉冲的下降沿，总线上也不发生电位变化。
尽管本发明适用于任何用途，但本发明尤其适用于Vcc电压相对较高的应用场合。
对图2所示的中点保持电路15A作出改进并示于图4。改进的中点保持电路有PMOS上拉晶体管51和NMOS下拉晶体管52。在这个实施例中，上拉晶体管51的源极接至电压Vcc，下拉晶体管52的源极接至关联的总线。
MC输入接至与非门53，反相器54产生MC输入的互补电平并提供给或非门55，提供的PMOS和NMOS型转换晶体管56和57分别响应MC输入真值和其互补值，以建立从总线至CMOS反相器58和59构成的触发器之间的通路。触发器的输出提供给与非门53和或非门55。控制晶体管51和52电路的逻辑操作部分基本上与图2中表示的相同。
这一改进的特点在于利用双极晶体管非常高的正向电流传输率，用双极晶体管61和62构成第一达林顿放大器、用双极晶体管63和64构成第二达林顿放大器。第一达林顿放大器的晶体管61的基极接至晶体管51的漏极，晶体管62的发射极接至总线，晶体管61和62的集电极一起接至Vcc电压端。在第二达林顿放大器的情况中，晶体管63的基极接至晶体管52的漏极，晶体管64的发射极接地，晶体管63和64的集电极一起接至总线。
达林顿放大器的高正向电流传输率能够加速中点总线驱动操作，当存入触发反相器58和59中的数据为高时，与非门53响应MC输入脉冲的高电平确定为低电平输出，因此，上拉PMOS晶体管51导通并保持导通状态，直至总线电位上拉到电平Vcc-2Vf1(Vf1是双极晶体管61和62的发射极-基极间的电位差)。当存入触发反相器58和59中的数据为低时，或非门55响应来自反相器54的互补MC输入而确定为高电平输出，从而下拉NMOS晶体管52导通并保持导通状态，直至总线电位下拉到电平2Vf2(Vf2是双极晶体管63和64的发射极-基极间的电位差)由于Vf1和Vf2通常在0.6V至0.7V的范围之间，所以总线电压保持在约1.2V的中点电平上。
中点保持电路15A能简化成图5所示的形式。在这个实施例中，上拉和下拉驱动器分别用PMOS晶体管71和NMOS晶体管72来实现，晶体管71和72栅极分别由与非门73和或非门74驱动。用阈值电压不同的反相器76和77替代图2的转换晶体管和触发反相器，反相器76和77的一端与关联总线连接，另一端和与非门73及或非门74连接，一起构成到晶体管71和72栅极的反馈通路，MC输入直接提供给与非门73，MC输入的互补电平由反相器75提供给或非门74。反相器76的阈值电压稍低于中点电平(1/2Vcc电压)，而反相器77的阈值电压稍高于中点电平。
如图6所示，反相器76较早地读出先前的低总线电压上升到其阈值电压并产生低电平输出，而反相器77较早地读出先前的高总线电压下降到其阈值电压并产生高电平输出。
如果在MC输入为低期间前总线电位是图6中曲线78所示的低电平，则反相器76产生高电平输出，使与非门73保持其输出为高电平，因此保持上拉PMOS晶体管71关断状态，另外反相器77确定为高电平，保持或非门74输出的电平。
当MC输入接着确定为高时，与非门73响应该变化而将其输出变成低电平，来驱动上拉晶体管71进入导通状态，结果将低电平总线电压一直上拉到反相器76的阈值电压，此时反相器76转换为低平，使与非门73输出高电平以终止上拉晶体管71的导通状态。因此总线电压保持逼近中点电平值，直至根据相应读出放大器的输出接着将总线驱动为高电平或低电平。
如果先前总线电压在MC输入为低期间是图6中的曲线79所示的高电平，则反相器77产生低电平输出使或非门74的输出保持低电平，从而保持下拉NMOS晶体管72为关断状态。另外，反相器76确定为低电平，使与非门73的输出保持为高电平。
当MC输入接着确定为高时，或非门74响应这个变化而产生一个高电平输出，来驱动下拉晶体管72进入导通状态。结果，将高电平总线电压一直下拉至反相器77的阈值电压。此时反相器77转换为高电平，使或非门74输出低电平以终止下拉晶体管72的导通状态，因此总线电压保持逼近中点值，直至根据相应读出放大器的输出，其后将总线驱动为高电平或低电平。
图7所示的中点保持电路的第二实施例是所述实施例的简化装置。该中点保持电路15B包括阈值电压相同的NMOS上拉晶体管81和PMOS下拉晶体管82，晶体管81的漏极接至最高电压端的Vcc，晶体管82的漏极接至最低电压端或地电位，晶体管81和82的源极一起接至关联总线。
在第二实施例中，上拉晶体管81的栅极直接接收MC输入，而下拉晶体管82的栅极经过反相器83接收MC输入的互补电平。按照这个配置，上拉晶体管81和下拉晶体管82在MC输入为低时都为关断状态，而当MC输入维持高时同时正向偏置。然而，只有一个正向偏置的晶体管导通，这个导通的晶体管由在MC输入确定为高电平那一瞬间的关联总线的电位值决定。
准确地说，如果当MC输入确定为高电平时总线电位为低电平，则仅上拉晶体管81导通，总线电位被上拉到电平Vcc-Vtn，Vtn是晶体管81的阈值电压。如果当MC输入确定为高电平时总线电位也是高电平，则仅下拉PMOS晶体管82导通，总线电位被下拉到晶体管82的阈值电压Vtp。因为Vtn等于Vtp，并且Vcc-Vtn＝Vtp，所以总线电压保持在Vcc和地电位之间的中点电平(1.2伏)。
由于阈值电压的易变性，PMOS晶体管81和NMOS晶体管82存在着同时导通的可能性，从而在Vcc到地之间产生一个相当大的电流。因此，本实施例尤其适用于Vcc电压比较低的情况。
对图7实施例的改进如图8所示。在图8中，第一个二极管84接在上拉晶体管81的源极和电路节点86之间，第二个二极管85接在电路节点86和下拉晶体管82的源极之间。关于二极管84的导通方向是允许电流从上拉晶体管81流向总线，而二极管85的导通方向是使电流从总线流向下拉晶体管82。
当上拉NMOS晶体管81为导通状态时，即当MC输入确定在高电平而总线电位为低时，可达到的最高总线电位等于Vcc-Vtn-Vf1，Vf1是二极管84的正向偏置电压。当下拉PMOS晶体管82为导通状态时，即当MC输入确定在高电平而总线电位为高时，可达到的总线电位等于Vtp+Vf2，Vf2是二极管85的正向偏置电压，Vf2等于Vf1。
图6配置的二极管防止总线电位偏离所希望的中点电位，否则由于CMOS晶体管阈值电压潜在的易变性，将出现总线电位偏离所希望的中点电位。
本发明可概述如下：由于所有实施例的上拉和下拉驱动器不同时导通，所以不存在接通电流，否则接通电流将消耗能量。当关联的总线趋于中点电位时，为从相应的读出放大器输出电压，驱动晶体管自动关断并在浮动状态中等待。因此，本发明不需要提供中点控制脉冲持续时间的精密定时校正，以及各中点控制脉冲下降沿和后续读出允许脉冲上升沿之间的精密定时校正。结果实现了高速读取操作。

Claims (26)

1.一种接至存储器相关读取总线的中点保持电路，其特征在于包括：
串接在高、低电压两端之间的上拉驱动器(31；51；71；81)和下拉驱动器(32；52；72；82)，所述驱动器之间的电路节点接至总线(14)，所述驱动器的阈值电压相等；并且
控制电路(33-39；53-59；73-77；83)响应中点控制脉冲，使所述的一个驱动器根据随后在所述总线上产生的电压导通，以便当所述总线电压趋于所述高、低电压之间的中点电压值时，使所述的一个驱动器自动关断。
2.如权利要求1所述的中点保持电路，其特征在于：
配置所述控制电路(33-39；53-59；73-77)，使其根据在所述总线上先前产生的电压值，于各不相同的定时期间内让所述的一个驱动器导通。
3.如权利要求2所述的中点保持电路，其特征在于所述控制电路包括：
转换开关(36，37；56，57)，响应所述中点控制脉冲以建立所述总线通路；
锁定电路(38，39；58，59)，接至所述转换开关以存储所述总线通过建立的通路提供的电压；
逻辑门电路(33，34，35；53，54，55)，响应所述中点控制脉冲以根据存在所述锁定电路中的电压导通所述一个驱动器。
4.如权利要求3所述的中点保持电路，其特征在于所述逻辑门电路包括：
第一并发电路(33，34；53)，同时响应中点控制脉冲的选中状态真值和所述锁定电路存储电压的真值，以驱动所述上拉驱动器(31；51)；
第二并发电路(35；54，55)，同时响应中点控制脉冲的互补值和所述锁定电路存储电压的互补值，以驱动所述下拉驱动器。
5.如权利要求1所述的中点保持电路，其特征在于进一步包括：
第一双极型晶体管放大器(61，62)，接至所述上拉驱动器(31)和所述总线之间；  第二双极型晶体管放大器(63，64)，接至所述下拉驱动器(32)和一个所述的接线端之间。
6.如权利要求5所述的中点保持电路，其特征在于各所述第一和第二双极晶体管放大器包括一个达林顿放大器。
7.如权利要求1所述的中点保持电路，其特征在于所述控制电路包括：
第一反相器(76)，其第一阈值电压低于所述中点电平；第二反相器(77)，其第二阈值电压高于所述中点电平；各所述反相器的输入端接至所述总线，当所述总线电压达到反相器阈值电压时改变状态。
逻辑门电路(73-75)，响应所述中点控制脉冲，按照所述的一个反相器的输出电压启动所述的一个驱动器。
8.如权利要求1所述的中点保持电路，其特征在于所述上拉驱动器(31)包括一个N-沟道金属氧化物半导体晶体管；所述下拉驱动器(32)包括一个P-沟道金属氧化物半导体晶体管；各所述晶体管的阈值电压等于所述中点电平。
9.如权利要求1所述的中点保持电路，其特征在于所述上拉驱动器(51；71)包括一个P-沟道金属氧化物半导体晶体管；所述下拉驱动器(52；72)包括一个N-型沟道金属氧化物半导体晶体管，各所述晶体管的阈值电压等于所述中点电平。
10.如权利要求1所述的中点保持电路，其特征在于根据所述中点控制脉冲，将所述控制电路(83)配置成与所述驱动器(81，82)同时正向偏置，并根据所述总线当前产生的电压启动一个正向偏置驱动器。
11.如权利要求10所述的中点保持电路，其特征在于所述控制电路包括按照中点控制脉冲的真值电平启动上拉驱动器(81)的装置，和按照中点控制脉冲的互补电平启动下拉驱动器82的反相器(83)。
12.如权利要求10所述的中点保持电路，其特征在于进一步包括：
第一二极管(84)，接在所述上拉驱动器(81)和该第一二极管正向偏置方向的所述总线之间；
第二二极管(85)，接在所述总线和第二二极管正向偏置方向的所述下拉驱动器(82)之间。
13.如权利要求10所述的中点保持电路，其特征在于所述上拉驱动器(81)包括一个N-沟道金属氧化物半导体晶体管，所述下拉驱动器(82)包括一个P-沟道金属氧化物半导体晶体管；各所述晶体管的阈值电压等于所述中点电平。
14.存储器***，其特征在于包括：
多个读出放大器(13)，接至存储单元阵列(10)，根据在周期性的时间间隔上从存储单元阵列读出的数据驱动多个读总线(14)；
多个中点保持电路(15A；15B)，分别与各自的读总线相联；
各所述中点保持电路，其特征在于包括：
上拉驱动器(31；51；71；81)和下拉驱动器(32；52；72；82)，串联在高低电压两端，所述驱动器之间的电路节点接至关联总线。所述驱动器的阈值电压相等；
控制电路(33-39；53-59；73-77；83)，响应中点控制脉冲，根据随后在所述总线上产生的电压使所述的一个驱动器导通，以便在所述读出放大器未驱动所述总线期间，当所述总线电压趋于所述高、低电压之间的中点电平时所述驱动器自动关断。
15.如权利要求14所述的存储器***，其特征在于配置所述控制电路(33-39；53-59；73-77)，以在各不相同的定时期间根据所述总线中先前产生的电压使所述的一个驱动器导通。
16.如权利要求15所述的存储器***，其特征在于所述控制电路包括：
转换开关(36，37；56，57)，响应所述中点控制脉冲以建立所述总线通路；
锁定电路(38，39；58，59)，接至所述转换开关以存储所述总线通过所建通路提供的电压；
逻辑门电路(33，34，35；53，54，55)，响应所述中点控制脉冲以根据所述锁定存储的电压使所述的一个驱动器导通。
17.如权利要求16所述的存储器***，其特征在于所述逻辑门电路包括：
第一并发电路(33，34；53)，同时响应中点控制脉冲的真值，和所述锁定电路存储电压的真值，以驱动所述上拉驱动器(31；51)；
第二并发电路(35；54，55)，同时响应中点控制脉冲的互补值，和所述锁定电路存储电压的互补值，以驱动所述下拉驱动器。
18.如权利要求14所述的存储器***，其特征在于进一步包括：
第一双极晶体管放大器(61，62)，连接在所述上拉驱动器(31)和所述总线之间；
第二双极晶体管放大器(63，64)，连接在所述下拉驱动器(32)和所述的一个端子之间。
19.如权利要求18所述的存储器***，其特征在于所述各第一、第二双极型晶体管放大器包括达林顿放大器。
20.如权利要求14所述的存储器***，其特征在于所述控制电路包括：
第一反相器(76)，其第一阈值电压低于所述中点电平；第二反相器(77)，其第二阈值电压高于所述中点电平；各所述反相器的输入端接在所述总线上，以在所述总线电压达到所述反相器的阈值电压时改变状态；
逻辑门电路(73-75)，响应所述中点控制脉冲，以根据所述反相器的输出电压启动所述的一个驱动器。
21.如权利要求14所述的存储器***，其特征在于所述上拉驱动器(31)包括一个N-沟道金属氧化物半导体晶体管、所述下拉驱动器(32)包括一个P-沟道金属氧化物半导体晶体管，所述各晶体管的阈值电压等于所述中点电平。
22.如权利要求14所述的存储器***，其特征在于所述上拉驱动器(51；71)包括一个P沟道金属氧化物半导体晶体管、所述下拉驱动器(52；72)包括一个N沟道金属氧化物半导体晶体管，各所述晶体管的阈值电压等于所述中点电平。
23.如权利要求14所述的存储器***，其特征在于配置所述控制电路(83)使其响应所述中点控制脉冲同时正向偏置所述驱动器(81，82)，并根据所述总线当前产生的电压驱动一个所述正向偏置的驱动器。
24.如权利要求23所述的存储器***，其特征在于所述控制电路包括：用中点控制脉冲的真值电平启动上拉驱动器(81)的装置、和用中点控制脉冲的互补电平启动下拉驱动器(82)的反相器(83)。
25.如权利要求23所述的存储器***，其特征在于进一步包括：第一二极管(84)，连接在所述上拉驱动器(81)和在第一二极管正向偏置方向的所述总线之间；第二二极管(85)，连接在所述总线和在第二二极管正向偏置方向的所述下拉驱动器(82)之间。
26.如权利要求23所述的存储器***，其特征在于所述上拉驱动器(81)包括一个N-沟道金属氧化物半导体晶体管、所述下拉驱动器(82)包括一个P-沟道金属氧化物半导体晶体管，各晶体管的阈值电压等于所述中点电平。
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* Cited by examiner, † Cited by third party
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US6101145A (en) * 1998-12-21 2000-08-08 Motorola, Inc. Sensing circuit and method
US7071736B2 (en) * 2003-05-20 2006-07-04 Cray Inc. Half-swing line precharge method and apparatus
US9761285B1 (en) * 2016-02-26 2017-09-12 Globalfoundries Inc. Sense amplifier and latching scheme
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CN114442715B (zh) * 2021-12-29 2023-08-18 中国航空工业集团公司西安航空计算技术研究所 一种28v或开路的离散量输出电路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153271A (ja) * 1993-11-29 1995-06-16 Sanyo Electric Co Ltd 出力回路
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5751978A (en) * 1995-11-13 1998-05-12 Motorola, Inc. Multi-purpose peripheral bus driver apparatus and method

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