CN113555432A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，包括：提供衬底；在所述衬底上形成栅极结构；在所述栅极结构两侧的衬底内分别形成源漏开口；在所述衬底内形成第一抑制层，所述第一抑制层内具有第一离子；在所述源漏开口内形成源漏掺杂层，所述源漏掺杂层内具有第二离子，所述第一离子与所述第二离子的类型相同，且所述第一离子的原子序数大于所述第二离子的原子序数。由于在同类型的离子中，原子序数较大的离子的扩散系数较低，对应的扩散速率也较低，因此在后续的退火处理中，通过扩散速率较低的第一离子对所述第二离子的扩散速率进行抑制，进而减少所述第一离子扩散至沟道区，减小沟道区的长度变小，提升最终半导体结构的电学性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底上的轻掺杂区和位于栅极结构两侧半导体衬底上的源漏区。
形成所述MOS晶体管的方法为：提供半导体衬底，在所述半导体衬底表面形成栅极结构，所述栅极结构包括位于半导体衬底表面的栅介质层以及栅介质层表面的栅电极层；在所述栅极结构侧壁表面形成偏移侧墙，以偏移侧墙和栅极结构为掩膜，对栅极结构两侧的半导体衬底进行轻掺杂漏(Lightly Doped Drain，LDD)注入，形成轻掺杂区；在偏移侧墙表面形成间隙侧墙；以栅极结构、偏移侧墙和间隙侧墙为掩膜，对栅极结构两侧的半导体衬底进行源漏区注入工艺，形成源漏区。
然而，现有技术中形成的MOS晶体管的性能和可靠性较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构，包括：衬底；位于所述衬底上的栅极结构；位于所述栅极结构两侧衬底内的源漏开口；位于所述衬底内的第一抑制层，所述第一抑制层包围所述源漏开口，且所述第一抑制层内具有第一离子；位于所述源漏开口内的源漏掺杂层，所述源漏掺杂层内具有第二离子，所述第一离子与所述第二离子的类型相同，且所述第一离子的原子序数大于所述第二离子的原子序数。
可选的，还包括：位于所述衬底上的侧墙。
可选的，所述衬底上具有若干相互分立的鳍部，所述栅极结构与所述侧墙横跨所述鳍部，且所述栅极结构与所述侧墙覆盖所述鳍部的部分顶部与侧壁表面。
可选的，所述第一离子和第二离子为N型离子；所述第一离子为砷离子，且所述第二离子为磷离子。
可选的，所述第一离子和第二离子为P型离子；所述第一离子为铟离子，且所述第二离子为硼离子。
可选的，所述源漏开口暴露出部分所述侧墙底部表面。
可选的，还包括：位于所述源漏开口的侧壁和底部表面的第二抑制层，所述第二抑制层内具有所述第一离子，所述源漏掺杂层位于所述第二抑制层上。
可选的，所述第二抑制层厚度为5埃～30埃、所述第二抑制层内第一离子的掺杂剂量为1E19atom/cm3～1E21atom/cm3。
可选的，所述第二离子的掺杂剂量为1E17atom/cm3～1E21atom/cm3。
相应的，本发明还提供了一种形成上述任意一种半导体结构的方法，包括：提供衬底；在所述衬底上形成栅极结构；在所述栅极结构两侧的衬底内分别形成源漏开口；在所述衬底内形成第一抑制层，所述第一抑制层包围所述源漏开口，所述第一抑制层内具有第一离子；在所述源漏开口内形成源漏掺杂层，所述源漏掺杂层内具有第二离子，所述第一离子与所述第二离子的类型相同，且所述第一离子的原子序数大于所述第二离子的原子序数。
可选的，还包括：在所述衬底上形成侧墙。
可选的，所述衬底上具有若干相互分立的鳍部，所述栅极结构与所述侧墙横跨所述鳍部，且所述栅极结构与所述侧墙覆盖所述鳍部的部分顶部与侧壁表面。
可选的，所述第一离子和第二离子为N型离子；所述第一离子为砷离子，且所述第二离子为磷离子。
可选的，，所述第一离子和第二离子为P型离子；所述第一离子为铟离子，且所述第二离子为硼离子。
可选的，形成所述第一抑制层的方法包括：对所述源漏开口进行所述第一离子注入，形成所述第一抑制层。
可选的，所述第一离子注入的参数包括：注入角度为75°～80°。
可选的，在对所述源漏开口进行所述第一离子注入之前，还包括：在所述源漏开口的底部表面形成阻挡层；在所述第一离子注入之后，去除所述阻挡层。
可选的，所述阻挡层的材料包括有机材料。
可选的，去除所述阻挡层的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或多种组合。
可选的，还包括：刻蚀所述源漏开口暴露出的侧壁表面，直至所述源漏开口暴露出所述侧墙的部分底部表面。
可选的，刻蚀所述源漏开口的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或多种组合。
可选的，在所述衬底内形成第一抑制层之后，且在所述源漏开口内形成源漏掺杂层之前，还包括：在所述源漏开口的侧壁和底部表面形成第二抑制层，所述第二抑制层内掺杂有所述第一离子。
可选的，在所述源漏开口的表面形成第二抑制层的工艺包括外延工艺，所述第一离子掺杂工艺包括原位掺杂工艺。
可选的，所述第二抑制层厚度为5埃～30埃、所述第二抑制层内第一离子的掺杂剂量为1E19atom/cm3～1E21atom/cm3。
可选的，所述第二离子的掺杂剂量为1E17atom/cm3～1E21atom/cm3。
可选的，在所述源漏开口内形成源漏掺杂层的方法包括：采用外延生长工艺在所述源漏开口内形成外延层；在所述外延生长过程中对所述外延层进行原位掺杂，在所述外延层中掺入所述第二离子，形成所述源漏掺杂层。
可选的，在形成所述源漏掺杂层之后，还包括：对所述源漏掺杂层进行退火处理。
可选的，所述退火处理包括激光退火工艺。
可选的，所述退火处理的温度为1000℃～1500℃。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明技术方案的半导体结构中，通过位于所述衬底内的第一抑制层，所述第一抑制层包围所述源漏开口，所述第一抑制层内有第一离子；位于所述源漏开口内的源漏掺杂层，所述源漏掺杂层内具有第二离子，所述第一离子与所述第二离子的类型相同，且所述第一离子的原子序数大于所述第二离子的原子序数。由于在同类型的离子中，原子序数较大的离子的扩散系数较低，对应的扩散速率也较低，因此在后续的退火处理中，通过扩散速率较低的第一离子对所述第二离子的扩散速率进行抑制，进而减少所述第一离子扩散至沟道区，减小沟道区的长度变小，提升最终半导体结构的电学性能。
进一步，所述源漏开口暴露出部分所述侧墙的底部表面，该结构中的源漏开口增大，对应的源漏掺杂层的体积也增大，由于后续制程中形成的插塞与源漏掺杂层的接触为全覆盖式接触，即插塞全覆盖源漏掺杂层的表面，源漏掺杂层表面积较大与的插塞的接触面积相应较大，能够降低所形成的半导体结构的接触电阻，从而提高器件的性能。
进一步，通过位于所述源漏开口的侧壁和底部表面的第二抑制层，所述第二抑制层内具有所述第一离子，所述源漏掺杂层位于所述第二抑制层上。利用所述第二抑制层内的第一离子能够进一步的抑制所述第二离子的扩散速率，进而减少所述第一离子扩散至沟道区，减小沟道区的长度变小，提升最终半导体结构的电学性能。
在本发明技术方案的半导体结构的形成方法中，在所述衬底内形成第一抑制层，所述第一抑制层包围所述源漏开口，所述第一抑制层内有第一离子；在所述源漏开口内形成源漏掺杂层，所述源漏掺杂层内具有第二离子，所述第一离子与所述第二离子的类型相同，且所述第一离子的原子序数大于所述第二离子的原子序数。由于在同类型的离子中，原子序数较大的离子的扩散系数也较低，对应的扩散速率也较低，因此在后续的退火处理中，通过扩散速率较低的第一离子对所述第二离子的扩散速率进行抑制，进而减少所述第一离子扩散至沟道区，减小沟道区的长度变小，提升最终半导体结构的电学性能。
进一步，在对所述源漏开口进行所述第一离子注入之前，还包括：在所述源漏开口的底部表面形成阻挡层。利用所述阻挡层能够保证在第一离子注入的过程中，所述第一离子较多的扩散至所述源漏开口侧壁表面对应的两侧衬底内，减少所述第一离子较多的扩散至所述源漏开口底部对应的下方衬底内，在后续的退火处理中，使得最终形成的源漏掺杂区的面积增大，进而提升最终形成的半导体结构的电学性能。
进一步，通过刻蚀所述源漏开口暴露出的侧壁表面，直至所述源漏开口暴露出所述侧墙的部分底部表面，该方法中的源漏开口增大，对应的源漏掺杂层的体积也增大，由于后续制程中形成的插塞与源漏掺杂层的接触为全覆盖式接触，即插塞全覆盖源漏掺杂层的表面，源漏掺杂层表面积较大与的插塞的接触面积相应较大，能够降低所形成的半导体结构的接触电阻，从而提高器件的性能。
进一步，在所述衬底内形成第一抑制层之后，且在所述源漏开口内形成源漏掺杂层之前，还包括：在所述源漏开口的表面形成第二抑制层，所述第二抑制层内具有所述第一离子。利用所述第二抑制层内的第一离子能够进一步的抑制所述第二离子的扩散速率，进而减少所述第一离子扩散至沟道区，减小沟道区的长度变小，提升最终半导体结构的电学性能。
进一步，对所述源漏掺杂层进行退火处理，通过所述退火处理用于激活所述源漏掺杂层中的第二离子，并使所述第二离子向所述鳍部扩散，从而形成源漏掺杂区。
进一步，所述退火处理的温度范围为：1000℃～1500℃。1000℃～1500℃温度范围的退火处理，既能够保证彻底激活所述源漏掺杂层中的第二离子，同时也避免所述第二离子过多的扩散至沟道区，进而影响最终形成的半导体结构的电学性能。
附图说明
图1至图2是一种半导体结构的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术中形成的MOS晶体管的性能和可靠性较差。以下将结合附图进行具体说明。
图1至图2是一种半导体结构的形成过程中各步骤结构示意图。
请参考图1，提供衬底100，所述衬底100上具有若干相互分立的鳍部101；在所述衬底100上形成栅极结构102，所述栅极结构102横跨所述鳍部101，且所述栅极结构102覆盖所述鳍部101的部分顶部表面与所述鳍部101的侧壁表面。
请参考图2，在所述栅极结构102两侧的鳍部内形成源漏开口；在所述源漏开口内形成源漏掺杂层103，所述源漏掺杂层103内具有第一离子。
在上述实施例中，通过在所述源漏开口内形成源漏掺杂层103之后，还需要对所述源漏掺杂层103进行退火处理，所述退火处理用于激活所述源漏掺杂层103中的第一离子，并使所述第一离子向所述鳍部101扩散，从而形成源漏掺杂区。
然而，在所述第一离子扩散的过程中，会有部分第一离子扩散至沟道区，由于沟道区内掺杂的离子与所述第一离子的类型相反，进而会使得沟道区变短出现短沟道效应，所述短沟道效应会引起晶体管的阈值电压漂移、截止电流增强甚至击穿。这些问题严重影响集成电路的电学性能，甚至导致整个电路失效。
在此基础上，本发明提供一种半导体结构及其形成方法，通过在所述衬底内形成第一抑制层，所述第一抑制层包围所述源漏开口，在后续的退火处理中，利用所述第一抑制层来阻挡所述源漏掺杂层内的第一离子扩散至沟道区，减小沟道区的长度变小，进而提升最终半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图3至图12，是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图3，提供衬底200。
在本实施例中，所述衬底200的材料为单晶硅。在其他实施例中，所述半导体衬底100还可以为多晶硅或非晶硅。所述半导体衬底100的材料还可以为锗、锗化硅、砷化镓等半导体材料。
请继续参考3，在本实施例中，所述衬底200上具有若干相互分立的鳍部201。
在本实施例中，所述鳍部201通过图形化所述衬底200而形成。在其它实施例中，还可以是：在所述衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成所述鳍部。
在本实施例中，所述鳍部201的材料为单晶硅。在其它实施例中，鳍部的材料还可以为单晶锗硅或者其它半导体材料。
在其他实施例中，所述衬底还可以为不具有所述鳍部的结构。
请参考图4，在所述衬底200上形成栅极结构202。
在本实施例中，还包括：在所述衬底200上形成侧墙203。
在本实施例中，所述栅极结构202与所述侧墙203横跨所述鳍部201，且所述栅极结构202与所述侧墙203覆盖所述鳍部201的部分顶部表面与所述鳍部201的侧壁表面，所述侧墙203位于所述栅极结构202的两侧侧壁。
在本实施例中，所述栅极结构202包括横跨所述鳍部201的栅介质层204和位于所述栅介质层204上的栅电极层205。
所述栅介质层204的材料为氧化硅或高K(K大于3.9)介质材料。所述栅电极层205的材料为多晶硅或金属。在本实施例中，所述栅介质层204的材料为氧化硅，所述栅电极层205的材料为多晶硅。
在本实施例中，所述栅极结构202的顶部表面还具有栅保护层206。
所述栅保护层206为SiN、SiBCN、SiCN或SiBN。在本实施例中，所述栅保护层206的材料为SiN。
在本实施例中，在形成栅极结构202之后，在所述鳍部201侧壁形成所述侧墙203。形成所述侧墙203的方法包括：在所述鳍部201和栅极结构202上形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述栅极结构202的顶部表面为止，形成所述侧墙203。
所述侧墙203的作用为：用于定义后续形成源漏掺杂层与所述栅极结构202的相对位置。
形成所述侧墙材料层的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺或低压化学气相沉积工艺。在本实施例中，所述侧墙材料层的形成工艺为原子层沉积工艺，所述工艺参数包括：采用含Si和O的有机前驱体气体，温度为80摄氏度～700摄氏度，压强为5mtorr～20torr，沉积次数为5次～50次。
所述侧墙材料层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。在本实施例中，所述侧墙材料层的材料为氧化硅。
请参考图5，在所述栅极结构202两侧的衬底200内分别形成源漏开口207。
在本实施例中，所述源漏开口207具体形成于所述栅极结构202两侧的鳍部201内，所述源漏开口207用于后续形成源漏掺杂层。
所述源漏开口207的形成方法包括：在所述衬底200上形成掩膜层(未图示)；在所述掩膜层上形成图形化层(未图示)，所述图形化层暴露出部分所述掩膜层的顶部表面；以所述图形化层为掩膜刻蚀所述掩膜层与所述鳍部201，在所述鳍部201内形成所述源漏开口207；在形成所述源漏开口207之后，去除所述掩膜层与所述图形化层。
刻蚀所述掩膜层与所述鳍部采用的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，刻蚀所述掩膜层与所述鳍部的工艺采用湿法刻蚀工艺。
所述掩膜层的材料包括氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述掩膜层的材料采用氮化硅。
在本实施例中，所述图形化层的材料包括光刻胶，去除所述图形化层的工艺包括灰化工艺。
请参考图6，在形成所述源漏开口207之后，在所述源漏开口207的底部表面形成阻挡层208。
在本实施例中，所述阻挡层208的作用在于：利用所述阻挡层208能够保证在后续的第一离子注入的过程中，所述第一离子较多的扩散至所述源漏开口207侧壁表面对应的两侧衬底200内，减少所述第一离子较多的扩散至所述源漏开口207底部对应的下方衬底200内，在后续的退火处理中，使得最终形成的源漏掺杂区的面积增大，进而提升最终形成的半导体结构的电学性能。
在本实施例中，所述阻挡层208的材料包括有机材料。
请参考图7，在形成所述阻挡层208之后，刻蚀所述源漏开口207暴露出的侧壁表面，直至所述源漏开口207暴露出所述侧墙203的部分底部表面。
在本实施例中，通过刻蚀所述源漏开口207暴露出的侧壁表面，直至所述源漏开口207暴露出所述侧墙203的部分底部表面，该方法使得所述源漏开口207增大，在后续的制程中，对应形成的源漏掺杂层的体积也增大，由于后续制程中形成的插塞与源漏掺杂层的接触为全覆盖式接触，即插塞全覆盖源漏掺杂层的表面，源漏掺杂层表面积较大与的插塞的接触面积相应较大，能够降低所形成的半导体结构的接触电阻，从而提高器件的性能。
在本实施例中，刻蚀所述源漏开口207的工艺采用湿法刻蚀工艺。在其他实施例中，刻蚀所述源漏开口的工艺还可以采用干法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺的组合。
请参考图8，在所述源漏开口207侧壁和底部的衬底200内形成第一抑制层209，所述第一抑制层209包围所述源漏开口207，所述第一抑制层209内具有第一离子。
通过在所述衬底200内形成第一抑制层209，所述第一抑制层209包围所述源漏开口207，所述第一抑制层内有第一离子；在后续的制程中，还包括：在所述源漏开口207内形成源漏掺杂层，所述源漏掺杂层内具有第二离子，所述第一离子与所述第二离子的类型相同，且所述第一离子的原子序数大于所述第二离子的原子序数。由于在同类型的离子中，原子序数较大的离子的扩散系数也较低，对应的扩散速率也较低，因此在后续的退火处理中，通过扩散速率较低的第一离子对所述第二离子的扩散速率进行抑制，进而减少所述第一离子扩散至沟道区，减小沟道区的长度变小，提升最终半导体结构的电学性能。
在本实施例中，形成所述第一抑制层209的方法包括：对所述源漏开口207进行所述第一离子注入，形成所述第一抑制层209。
在本实施例中，所述第一离子的注入角度为75°～80°，所述注入角度为注入方向与衬底200顶部表面之间的角度。
请参考图9，在形成所述第一抑制层209之后，去除所述阻挡层208。
去除所述阻挡208的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或多种组合。在本实施例中，去除所述阻挡层208的工艺采用湿法刻蚀工艺。
请参考图10，在去除所述阻挡层208之后，在所述源漏开口207的侧壁和底部表面形成第二抑制层210，所述第二抑制层210内掺杂有所述第一离子。
利用所述第二抑制层210内的第一离子能够进一步的抑制所述第二离子的扩散速率，进而减少所述第一离子扩散至沟道区，减小沟道区的长度变小，提升最终半导体结构的电学性能。
在本实施例中，在所述源漏开口207的表面形成第二抑制层210的工艺包括外延工艺，所述第一离子掺杂工艺包括原位掺杂工艺。
在本实施例中，所述第二抑制层210的厚度为5埃～30埃、所述第二抑制层210中的第一离子的掺杂剂量为1E19atom/cm3～1E21atom/cm3。
请参考图11，在所述源漏开口207内形成源漏掺杂层211，所述源漏掺杂层211内具有第二离子，所述第一离子与所述第二离子的类型相同，且所述第一离子的原子序数大于所述第二离子的原子序数。
在本实施例中，所述第一离子和第二离子为N型离子；所述第一离子为砷离子，且所述第二离子为磷离子。在其他实施例中，所述第一离子和第二离子还可以为P型离子；所述第一离子为铟离子，且所述第二离子为硼离子。
在本实施例中，在所述源漏开口207内形成源漏掺杂层211的方法包括：采用外延生长工艺在所述源漏开口207内形成外延层；在所述外延生长过程中对所述外延层进行原位掺杂，在所述外延层中掺入所述第二离子，形成所述源漏掺杂层211。
在本实施例中，所述源漏掺杂层211内第二离子的掺杂剂量为1E17atom/cm3～1E21atom/cm3。
请参考图12，在形成所述源漏掺杂层211之后，对所述源漏掺杂层211进行退火处理。
对所述源漏掺杂层211进行退火处理的目的在于：通过所述退火处理用于激活所述源漏掺杂层211中的第二离子，并使所述第二离子向所述鳍部扩散，从而形成源漏掺杂区。
所述退火处理的工艺包括激光退火工艺；所述退火处理的温度为1000℃～1500℃。在本实施例中，所述退火处理的温度为1200℃～1500℃。
1000℃～1500℃温度范围的退火处理，既能够保证彻底激活所述源漏掺杂层211中的第二离子，同时也避免所述第二离子过多的扩散至沟道区，进而影响最终形成的半导体结构的电学性能。
相应的，本发明的实施例中还提供了一种半导体结构，请继续参考图11，包括：衬底200；位于所述衬底200上的栅极结构202和侧墙203；位于所述栅极结构202两侧衬底200内的源漏开口；位于所述源漏开口侧壁和底部的衬底200内的第一抑制层209，所述第一抑制层209包围所述源漏开口，且所述第一抑制层209内具有第一离子；位于所述源漏开口内的源漏掺杂层211，所述源漏掺杂层211内具有第二离子，所述第一离子与所述第二离子的类型相同，且所述第一离子的原子序数大于所述第二离子的原子序数。
通过位于所述衬底200内的第一抑制层209，所述第一抑制层209包围所述源漏开口207，所述第一抑制层209内有第一离子；位于所述源漏开口207内的源漏掺杂层211，所述源漏掺杂层211内具有第二离子，所述第一离子与所述第二离子的类型相同，且所述第一离子的原子序数大于所述第二离子的原子序数。由于在同类型的离子中，原子序数较大的离子的扩散系数较低，对应的扩散速率也较低，因此在后续的退火处理中，通过扩散速率较低的第一离子对所述第二离子的扩散速率进行抑制，进而减少所述第一离子扩散至沟道区，减小沟道区的长度变小，提升最终半导体结构的电学性能。
本实施例中，所述第二离子的掺杂剂量为1E17atom/cm3～1E21atom/cm3。
在本实施例中，所述衬底200上具有若干相互分立的鳍部201，所述栅极结构202与所述侧墙横203跨所述鳍部201，且所述栅极结构202与所述侧墙203覆盖所述鳍部201的部分顶部与侧壁表面。
在本实施例中，所述第一离子和第二离子为N型离子；所述第一离子为砷离子，且所述第二离子为磷离子。在其他实施例中，所述第一离子和第二离子还可以为P型离子；所述第一离子为铟离子，且所述第二离子为硼离子。
在本实施例中，所述源漏开口暴露出部分所述侧墙203底部表面。
通过所述源漏开口暴露出部分所述侧墙203的底部表面，该结构中的源漏开口增大，对应的源漏掺杂层211的体积也增大，由于后续制程中形成的插塞与源漏掺杂层的接触为全覆盖式接触，即插塞全覆盖源漏掺杂层211的表面，源漏掺杂层211表面积较大与的插塞的接触面积相应较大，能够降低所形成的半导体结构的接触电阻，从而提高器件的性能。
在本实施例中，还包括：位于所述源漏开口的侧壁和底部表面的第二抑制层210，所述第二抑制层210内具有所述第一离子，所述源漏掺杂层211位于所述第二抑制层210上。
利用所述第二抑制层210内的第一离子能够进一步的抑制所述第二离子的扩散速率，进而减少所述第一离子扩散至沟道区，减小沟道区的长度变小，提升最终半导体结构的电学性能。
在本实施例中，所述第二抑制层210厚度为5埃～30埃、所述第二抑制层210内第一离子的掺杂剂量为1E19atom/cm3～1E21atom/cm3。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (29)
1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的栅极结构；
位于所述栅极结构两侧衬底内的源漏开口；
位于所述衬底内的第一抑制层，所述第一抑制层包围所述源漏开口，且所述第一抑制层内具有第一离子；
位于所述源漏开口内的源漏掺杂层，所述源漏掺杂层内具有第二离子，所述第一离子与所述第二离子的类型相同，且所述第一离子的原子序数大于所述第二离子的原子序数。
2.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的侧墙。
3.如权利要求2所述的半导体结构，其特征在于，所述衬底上具有若干相互分立的鳍部，所述栅极结构与所述侧墙横跨所述鳍部，且所述栅极结构与所述侧墙覆盖所述鳍部的部分顶部与所述鳍部侧壁表面。
4.如权利要求1所述的半导体结构，其特征在于，所述第一离子和第二离子为N型离子；所述第一离子为砷离子，且所述第二离子为磷离子。
5.如权利要求1所述的半导体结构，其特征在于，所述第一离子和第二离子为P型离子；所述第一离子为铟离子，且所述第二离子为硼离子。
6.如权利要求2所述的半导体结构，其特征在于，所述源漏开口暴露出部分所述侧墙底部表面。
7.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述源漏开口的侧壁和底部表面的第二抑制层，所述第二抑制层内具有所述第一离子，所述源漏掺杂层位于所述第二抑制层上。
8.如权利要求7所述的半导体结构，其特征在于，所述第二抑制层厚度为5埃～30埃、所述第二抑制层内第一离子的掺杂剂量为1E19atom/cm3～1E21atom/cm3。
9.如权利要求1所述的半导体结构，其特征在于，所述第二离子的掺杂剂量为1E17atom/cm3～1E21atom/cm3。
10.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成栅极结构；
在所述栅极结构两侧的衬底内分别形成源漏开口；
在所述衬底内形成第一抑制层，所述第一抑制层包围所述源漏开口，所述第一抑制层内具有第一离子；
在所述源漏开口内形成源漏掺杂层，所述源漏掺杂层内具有第二离子，所述第一离子与所述第二离子的类型相同，且所述第一离子的原子序数大于所述第二离子的原子序数。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，还包括：在所述衬底上形成侧墙。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述衬底上具有若干相互分立的鳍部，所述栅极结构与所述侧墙横跨所述鳍部，且所述栅极结构与所述侧墙覆盖所述鳍部的部分顶部与侧壁表面。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一离子和第二离子为N型离子；所述第一离子为砷离子，且所述第二离子为磷离子。
14.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一离子和第二离子为P型离子；所述第一离子为铟离子，且所述第二离子为硼离子。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述第一抑制层的方法包括：对所述源漏开口进行所述第一离子注入，形成所述第一抑制层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一离子的注入角度为75°～80°。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，在对所述源漏开口进行所述第一离子注入之前，还包括：在所述源漏开口的底部表面形成阻挡层；在所述第一离子注入之后，去除所述阻挡层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料包括有机材料。
19.如权利要求17所述的半导体结构的形成方法，其特征在于，去除所述阻挡层的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或多种组合。
20.如权利要求11所述的半导体结构的形成方法，其特征在于，还包括：刻蚀所述源漏开口暴露出的侧壁表面，直至所述源漏开口暴露出所述侧墙的部分底部表面。
21.如权利要求20所述的半导体结构的形成方法，其特征在于，刻蚀所述源漏开口的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或多种组合。
22.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述衬底内形成第一抑制层之后，且在所述源漏开口内形成源漏掺杂层之前，还包括：在所述源漏开口的侧壁和底部表面形成第二抑制层，所述第二抑制层内掺杂有所述第一离子。
23.如权利要求22所述的半导体结构的形成方法，其特征在于，在所述源漏开口的表面形成第二抑制层的工艺包括外延工艺，所述第一离子掺杂工艺包括原位掺杂工艺。
24.如权利要求22所述的半导体结构的形成方法，其特征在于，所述第二抑制层厚度为5埃～30埃、所述第二抑制层内第一离子的掺杂剂量为1E19atom/cm3～1E21atom/cm3。
25.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二离子的掺杂浓度为1E17atom/cm3～1E21atom/cm3。
26.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述源漏开口内形成源漏掺杂层的方法包括：采用外延生长工艺在所述源漏开口内形成外延层；在所述外延生长过程中对所述外延层进行原位掺杂，在所述外延层中掺入所述第二离子，形成所述源漏掺杂层。
27.如权利要求22所述的半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层之后，还包括：对所述源漏掺杂层进行退火处理。
28.如权利要求27所述的半导体结构的形成方法，其特征在于，所述退火处理包括激光退火工艺。
29.如权利要求27所述的半导体结构的形成方法，其特征在于，所述退火处理的温度为1000℃～1500℃。
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