CN113539952B - 铜cmp的工艺控制方法 - Google Patents

铜cmp的工艺控制方法 Download PDF

Info

Publication number
CN113539952B
CN113539952B CN202110723556.3A CN202110723556A CN113539952B CN 113539952 B CN113539952 B CN 113539952B CN 202110723556 A CN202110723556 A CN 202110723556A CN 113539952 B CN113539952 B CN 113539952B
Authority
CN
China
Prior art keywords
copper
copper cmp
dielectric layer
process control
cmp
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110723556.3A
Other languages
English (en)
Other versions
CN113539952A (zh
Inventor
黄景山
裴雷洪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202110723556.3A priority Critical patent/CN113539952B/zh
Publication of CN113539952A publication Critical patent/CN113539952A/zh
Application granted granted Critical
Publication of CN113539952B publication Critical patent/CN113539952B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/07—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool
    • B24B37/10—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for single side lapping
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/11—Lapping tools
    • B24B37/20—Lapping pads for working plane surfaces
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/27—Work carriers
    • B24B37/30—Work carriers for single side lapping of plane surfaces
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/34—Accessories
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B57/00—Devices for feeding, applying, grading or recovering grinding, polishing or lapping agents
    • B24B57/02—Devices for feeding, applying, grading or recovering grinding, polishing or lapping agents for feeding of fluid, sprayed, pulverised, or liquefied grinding, polishing or lapping agents
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明公开了一种铜CMP的工艺控制方法，包括：步骤一、对第一介质层进行刻蚀形成沟槽；步骤二、测量位于沟槽底部的第一介质层的剩余厚度；步骤三、形成铜层将沟槽完全填充并延伸到沟槽外的第一介质层的表面；步骤四、进行铜CMP将沟槽外的铜层去除并由填充于沟槽中的所述铜层组成铜线；铜CMP的研磨时间还根据步骤二中测量的第一介质层的剩余厚度进行调整，以使铜线的厚度达到第一目标值。本发明能消除铜CMP之前的介质层刻蚀工艺对铜线厚度的不利影响并从而能提高产品良率。

Description

铜CMP的工艺控制方法
技术领域
本发明涉及一种半导体集成电路的制造方法，特别是涉及一种铜化学机械研磨(CMP)的工艺控制方法。
背景技术
在半导体集成电路制造中，铜线的形成工艺往往需要采用大马士革工艺，大马士革工艺是先形成沟槽，之后再填充铜层，之后在进行铜CMP将沟槽外的铜层去除并将沟槽内的铜层研磨到所需的厚度并形成铜线。所以在大马士革工艺中往往需要采用铜CMP。
如图1所示，是现有化学机械研磨设备的结构示意图，现有CMP设备包括底盘装置即研磨台101，研磨台101会在旋转装置的带动下旋转，图1中用旋转线表示所述研磨台101会旋转。
在研磨台101上设置有研磨垫102。
晶圆(wafer)103会固定在研磨头104上，研磨头104也会旋转，且研磨头104还具有能施加压力的装置，使得晶圆103会和研磨垫102压在一起。
包括了研磨颗粒和研磨浆料(Slurry)的研磨液106会从研磨液管输送到研磨液碰嘴105上并通过研磨液碰嘴105流动到研磨垫102上。
研磨时，研磨头104会将晶圆104和研磨垫102接触并施加压力以及转动，之后实现对晶圆104膜层的研磨。研磨过程中，研磨液106主要是用于增加各种晶圆103如硅片的表面物质和水的氢键结合能力，增加被研磨物质和研磨垫的分子亲和力，同时研磨颗粒也会带走研磨下来的物质颗粒。
钻石盘107上设置有钻石108，钻石盘107也能进行选择；砖石盘107能在研磨垫102上扫动，从而清除研磨垫102上的研磨残留物并时研磨垫102的表面保持粗糙。
在铜CMP中，由于铜CMP之前包括进行沟槽刻蚀的工艺即前层刻蚀，前层刻蚀后沟槽底部剩余介质层的厚度会影响铜CMP后铜线的厚度，最后会影响器件的电阻率(Rs)电性参数，从而影响产品良率。
发明内容
本发明所要解决的技术问题是提供一种铜CMP的工艺控制方法，能消除铜CMP之前的介质层刻蚀工艺对铜线厚度的不利影响并从而能提高产品良率。
为解决上述技术问题，本发明提供的铜CMP的工艺控制方法包括如下步骤：
步骤一、提供第一介质层，对所述第一介质层进行刻蚀形成沟槽，所述沟槽位于铜线形成区域中。
步骤二、测量位于所述沟槽底部的所述第一介质层的剩余厚度。
步骤三、形成铜层，所述铜层将所述沟槽完全填充并延伸到所述沟槽外的所述第一介质层的表面。
步骤四、进行铜CMP，所述铜CMP将所述沟槽外的所述铜层去除以及将所述沟槽内的所述铜层的顶部表面和所述沟槽外的所述第一介质层的顶部表面相平，由填充于所述沟槽中的所述铜层组成所述铜线；所述铜CMP的研磨时间还根据步骤二中测量的所述第一介质层的剩余厚度进行调整，以使所述铜线的厚度达到第一目标值。
进一步的改进是，步骤四中，所述铜CMP的研磨时间的调整值和所述第一介质层的剩余厚度的关系为：
其中，ΔT表示所述铜CMP的研磨时间的调整值，Rox表示所述第一介质层的剩余厚度，TARGET2所述第一介质层的剩余厚度的第二目标值，RR表示所述铜CMP的研磨速率。
进一步的改进是，所述铜CMP的研磨时间为所述铜CMP的研磨时间的初始设定值减去调整值。
进一步的改进是，所述铜CMP的研磨时间的初始设定值为最近多次所述铜CMP中使所述铜线的厚度达到所述第一目标值所需要的研磨时间的平均值。
进一步的改进是，RR取上一次铜CMP的研磨速率的最大值。
进一步的改进是，所述第一介质层为形成于半导体衬底上的层间膜。
进一步的改进是，步骤一中还同时形成通孔开口，所述通孔开口完全穿过所述第一介质层并将底层金属线表面露出；
步骤三中，所述铜层将所述通孔开口完成填充并形成所述通孔。
进一步的改进是，所述底层金属线形成于底层层间膜中。
进一步的改进是，所述半导体衬底和所述第一介质层之前包括一层以上的所述底层层间膜和所述底层金属线，各所述底层金属线之间通过底层通孔连接。
进一步的改进是，所述底层金属线的材料包括铜，铜材料组成的所述底层金属线的铜CMP的工艺控制步骤和所述铜线的铜CMP的工艺控制步骤相同。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，所述第一介质层的材料包括低介电常数层。
进一步的改进是，所述底层层间膜的材料包括低介电常数层。
进一步的改进是，所述低介电常数层包括SiCOH。
进一步的改进是，在所述第一介质层和下一层的所述底层层间膜之间还间隔有SiCN层。
进一步的改进是，步骤二完成后将所述第一介质层的剩余厚度直接计算所述铜CMP的研磨时间的调整值，之后将所述铜CMP的研磨时间的调整值导入到跑货(R2R)***，然后所述跑货***将所述铜CMP的研磨时间的调整值反馈到所述铜CMP的研磨机台实现对所述铜CMP的研磨时间的自动调整。
进一步的改进是，步骤二完成后将所述第一介质层的剩余厚度直接计算所述铜CMP的研磨时间的调整值，之后直接在所述铜CMP的研磨机台上通过手动方式对所述铜CMP的研磨时间的进行调整。
在铜CMP中，铜CMP和之前的介质层刻蚀工艺具有关联性，也即铜CMP之前的介质层刻蚀工艺即前层刻蚀工艺会影响到铜CMP，本发明通过在第一介质层刻蚀之后测量沟槽底部的第一介质层的剩余厚度并根据第一介质层的剩余厚度来调整铜CMP的研磨时间，从而能使铜CMP后铜线的厚度保持为目标值即第一目标值，所以，本发明能消除铜CMP之前的介质层刻蚀工艺对铜线厚度的不利影响，最后能使器件的电阻率保持稳定，并从而能提高产品良率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有化学机械研磨设备的结构示意图；
图2是本发明实施例铜CMP的工艺控制方法的流程图；
图3A-图3D是本发明实施例铜CMP的工艺控制方法各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例铜CMP的工艺控制方法的流程图；如图3A至图3D所示，是本发明实施例铜CMP的工艺控制方法各步骤中的器件结构示意图；本发明实施例铜CMP的工艺控制方法包括如下步骤：
步骤一、如图3A所示，提供第一介质层204。所述第一介质层204的顶部表面用标记2041标出。
如图3B所示，对所述第一介质层204进行刻蚀形成沟槽205，所述沟槽205位于铜线208形成区域中。
本发明实施例以双大马士革工艺中的铜CMP为例进行说明，下形成所述沟槽205的同时形成通孔开口206，所述通孔开口206完全穿过所述第一介质层204并将底层金属线202表面露出。
本发明实施例中，所述第一介质层204为形成于半导体衬底上的层间膜。
所述底层金属线202形成于底层层间膜201中。
所述半导体衬底和所述第一介质层204之前包括一层以上的所述底层层间膜201和所述底层金属线202，各所述底层金属线202之间通过底层通孔209连接。
所述半导体衬底包括硅衬底。
所述第一介质层204的材料包括低介电常数层。
所述底层层间膜201的材料包括低介电常数层。
较佳为，所述低介电常数层包括SiCOH。
在所述第一介质层204和下一层的所述底层层间膜201之间还间隔有SiCN层203。
步骤二、如图3B所示，测量位于所述沟槽205底部的所述第一介质层204的剩余厚度d1。
步骤三、如图3C所示，形成铜层207，所述铜层207将所述沟槽205完全填充并延伸到所述沟槽205外的所述第一介质层204的表面。
步骤四、如图3D所示，进行铜CMP，所述铜CMP将所述沟槽205外的所述铜层207去除以及将所述沟槽205内的所述铜层207的顶部表面和所述沟槽205外的所述第一介质层204的顶部表面相平，由填充于所述沟槽205中的所述铜层207组成所述铜线208；所述铜CMP的研磨时间还根据步骤二中测量的所述第一介质层204的剩余厚度d1进行调整，以使所述铜线208的厚度d2达到第一目标值。
本发明实施例中，所述铜CMP的研磨时间的调整值和所述第一介质层204的剩余厚度d1的关系为：
其中，ΔT表示所述铜CMP的研磨时间的调整值，Rox表示所述第一介质层204的剩余厚度d1，TARGET2所述第一介质层204的剩余厚度d1的第二目标值，RR表示所述铜CMP的研磨速率。
所述铜CMP的研磨时间为所述铜CMP的研磨时间的初始设定值减去调整值。
所述铜CMP的研磨时间的初始设定值为最近多次所述铜CMP中使所述铜线208的厚度d2达到所述第一目标值所需要的研磨时间的平均值。也即：所述铜CMP的研磨时间的初始设定值的获得方法为：
统计出最近多次如25次所述铜CMP中使所述铜线208的厚度d2达到所述第一目标值所需要的研磨时间，通常是统计出最近多次相同产品或类似产品的所述铜CMP中使所述铜线208的厚度d2达到所述第一目标值所需要的研磨时间。
对统计的多次研磨时间取平均值即得到所述铜CMP的研磨时间的初始设定值。
RR取上一次铜CMP的研磨速率的最大值。
由图3D所示可知，所述铜CMP会使所述第一介质层204的顶部表面从虚线2041的位置处下降到线2042的位置处，所述第一介质层204的损失厚度用d3表示。
所述铜层207将所述通孔开口206完成填充并形成所述通孔209。
所述底层金属线202的材料包括铜，铜材料组成的所述底层金属线202的铜CMP的工艺控制步骤和所述铜线208的铜CMP的工艺控制步骤相同。
本发明实施例中，步骤二完成后将所述第一介质层204的剩余厚度d1直接计算所述铜CMP的研磨时间的调整值，之后将所述铜CMP的研磨时间的调整值导入到跑货***，然后所述跑货***将所述铜CMP的研磨时间的调整值反馈到所述铜CMP的研磨机台实现对所述铜CMP的研磨时间的自动调整。在其他实施例中也能为：步骤二完成后将所述第一介质层204的剩余厚度d1直接计算所述铜CMP的研磨时间的调整值，之后直接在所述铜CMP的研磨机台上通过手动方式对所述铜CMP的研磨时间的进行调整。手动调整方式能在跑货***还没有应用时进行，例如在新产品试流片阶段能采用手动调整方式调整所述铜CMP的研磨时间。
在铜CMP中，铜CMP和之前的介质层刻蚀工艺具有关联性，也即铜CMP之前的介质层刻蚀工艺即前层刻蚀工艺会影响到铜CMP，本发明实施例通过在第一介质层204刻蚀之后测量沟槽205底部的第一介质层204的剩余厚度d1并根据第一介质层204的剩余厚度d1来调整铜CMP的研磨时间，从而能使铜CMP后铜线208的厚度d2保持为目标值即第一目标值，所以，本发明实施例能消除铜CMP之前的介质层刻蚀工艺对铜线208厚度的不利影响，最后能使器件的电阻率保持稳定，并从而能提高产品良率。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种铜CMP的工艺控制方法，其特征在于，包括如下步骤：
步骤一、提供第一介质层，对所述第一介质层进行刻蚀形成沟槽，所述沟槽位于铜线形成区域中；
步骤二、测量位于所述沟槽底部的所述第一介质层的剩余厚度；
步骤三、形成铜层，所述铜层将所述沟槽完全填充并延伸到所述沟槽外的所述第一介质层的表面；
步骤四、进行铜CMP，所述铜CMP将所述沟槽外的所述铜层去除以及将所述沟槽内的所述铜层的顶部表面和所述沟槽外的所述第一介质层的顶部表面相平，由填充于所述沟槽中的所述铜层组成所述铜线；所述铜CMP的研磨时间还根据步骤二中测量的所述第一介质层的剩余厚度进行调整，以使所述铜线的厚度达到第一目标值；
所述铜CMP的研磨时间的调整值和所述第一介质层的剩余厚度的关系为：
其中，ΔT表示所述铜CMP的研磨时间的调整值，Rox表示所述第一介质层的剩余厚度，TARGET2所述第一介质层的剩余厚度的第二目标值，RR表示所述铜CMP的研磨速率；
所述铜CMP的研磨时间为所述铜CMP的研磨时间的初始设定值减去调整值。
2.如权利要求1所述的铜CMP的工艺控制方法，其特征在于：所述铜CMP的研磨时间的初始设定值为最近多次所述铜CMP中使所述铜线的厚度达到所述第一目标值所需要的研磨时间的平均值。
3.如权利要求1所述的铜CMP的工艺控制方法，其特征在于：RR取上一次铜CMP的研磨速率的最大值。
4.如权利要求1所述的铜CMP的工艺控制方法，其特征在于：所述第一介质层为形成于半导体衬底上的层间膜。
5.如权利要求4所述的铜CMP的工艺控制方法，其特征在于：步骤一中还同时形成通孔开口，所述通孔开口完全穿过所述第一介质层并将底层金属线表面露出；
步骤三中，所述铜层将所述通孔开口完成填充并形成所述通孔。
6.如权利要求5所述的铜CMP的工艺控制方法，其特征在于：所述底层金属线形成于底层层间膜中。
7.如权利要求6所述的铜CMP的工艺控制方法，其特征在于：所述半导体衬底和所述第一介质层之前包括一层以上的所述底层层间膜和所述底层金属线，各所述底层金属线之间通过底层通孔连接。
8.如权利要求7所述的铜CMP的工艺控制方法，其特征在于：所述底层金属线的材料包括铜，铜材料组成的所述底层金属线的铜CMP的工艺控制步骤和所述铜线的铜CMP的工艺控制步骤相同。
9.如权利要求7所述的铜CMP的工艺控制方法，其特征在于：所述半导体衬底包括硅衬底。
10.如权利要求9所述的铜CMP的工艺控制方法，其特征在于：所述第一介质层的材料包括低介电常数层。
11.如权利要求10所述的铜CMP的工艺控制方法，其特征在于：所述底层层间膜的材料包括低介电常数层。
12.如权利要求11所述的铜CMP的工艺控制方法，其特征在于：所述低介电常数层包括SiCOH。
13.如权利要求9所述的铜CMP的工艺控制方法，其特征在于：在所述第一介质层和下一层的所述底层层间膜之间还间隔有SiCN层。
14.如权利要求1所述的铜CMP的工艺控制方法，其特征在于：步骤二完成后将所述第一介质层的剩余厚度直接计算所述铜CMP的研磨时间的调整值，之后将所述铜CMP的研磨时间的调整值导入到跑货***，然后所述跑货***将所述铜CMP的研磨时间的调整值反馈到所述铜CMP的研磨机台实现对所述铜CMP的研磨时间的自动调整。
15.如权利要求1所述的铜CMP的工艺控制方法，其特征在于：步骤二完成后将所述第一介质层的剩余厚度直接计算所述铜CMP的研磨时间的调整值，之后直接在所述铜CMP的研磨机台上通过手动方式对所述铜CMP的研磨时间的进行调整。
CN202110723556.3A 2021-06-29 2021-06-29 铜cmp的工艺控制方法 Active CN113539952B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110723556.3A CN113539952B (zh) 2021-06-29 2021-06-29 铜cmp的工艺控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110723556.3A CN113539952B (zh) 2021-06-29 2021-06-29 铜cmp的工艺控制方法

Publications (2)

Publication Number Publication Date
CN113539952A CN113539952A (zh) 2021-10-22
CN113539952B true CN113539952B (zh) 2024-04-30

Family

ID=78126081

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110723556.3A Active CN113539952B (zh) 2021-06-29 2021-06-29 铜cmp的工艺控制方法

Country Status (1)

Country Link
CN (1) CN113539952B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200507092A (en) * 2003-08-13 2005-02-16 Promos Technologies Inc Method for controlling cmp process
CN102760684A (zh) * 2011-04-26 2012-10-31 中芯国际集成电路制造(上海)有限公司 金属互连方法
CN108406575A (zh) * 2018-02-05 2018-08-17 上海华虹宏力半导体制造有限公司 Cmp研磨方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6881664B2 (en) * 2001-08-28 2005-04-19 Lsi Logic Corporation Process for planarizing upper surface of damascene wiring structure for integrated circuit structures
US7083495B2 (en) * 2003-11-26 2006-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced process control approach for Cu interconnect wiring sheet resistance control

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200507092A (en) * 2003-08-13 2005-02-16 Promos Technologies Inc Method for controlling cmp process
CN102760684A (zh) * 2011-04-26 2012-10-31 中芯国际集成电路制造(上海)有限公司 金属互连方法
CN108406575A (zh) * 2018-02-05 2018-08-17 上海华虹宏力半导体制造有限公司 Cmp研磨方法

Also Published As

Publication number Publication date
CN113539952A (zh) 2021-10-22

Similar Documents

Publication Publication Date Title
US6774030B2 (en) Method and system for improving the manufacturing of metal damascene structures
US7083495B2 (en) Advanced process control approach for Cu interconnect wiring sheet resistance control
US6454899B1 (en) Apparatus for filling trenches
US6184141B1 (en) Method for multiple phase polishing of a conductive layer in a semidonductor wafer
US6258711B1 (en) Sacrificial deposit to improve damascene pattern planarization in semiconductor wafers
US7208404B2 (en) Method to reduce Rs pattern dependence effect
JPH07299736A (ja) 研磨装置
JP2007335890A (ja) 化学・機械的研磨（ｃｍｐ）中における銅のディッシングを防止するための局部領域合金化
JP2002528928A (ja) 化学的バフ磨き中の終点検出のためのゼータ電位の使用
US20070105247A1 (en) Method And Apparatus For Detecting The Endpoint Of A Chemical-Mechanical Polishing Operation
US6157078A (en) Reduced variation in interconnect resistance using run-to-run control of chemical-mechanical polishing during semiconductor fabrication
JP2003303793A (ja) 研磨装置および半導体装置の製造方法
CN100382278C (zh) 嵌入式金属互连的制造方法
US20130012019A1 (en) Method for fabricating semiconductor device
JPH08139060A (ja) 半導体装置の製造方法及び化学的機械研磨装置
JP2001007114A (ja) 半導体装置およびその製造方法
CN113539952B (zh) 铜cmp的工艺控制方法
JP2001044156A (ja) 半導体装置の製造方法及び化学研磨装置
CN101740475B (zh) 具有双镶嵌结构的半导体器件及其形成方法
US6395635B1 (en) Reduction of tungsten damascene residue
US6514858B1 (en) Test structure for providing depth of polish feedback
KR100368082B1 (ko) 연마 저지층을 가진 금속 다마신 배선 토포그라피를산화막 충전과 산화막의 선택적 화학 기계적 연마를이용하여 수정하는 방법
JP2003311539A (ja) 研磨方法および研磨装置、並びに半導体装置の製造方法
US6887131B2 (en) Polishing pad design
US6943113B1 (en) Metal chemical polishing process for minimizing dishing during semiconductor wafer fabrication

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant