CN113519064B - 氮基半导体器件及其制造方法 - Google Patents

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Abstract

一种氮基半导体器件，包括第一氮基半导体层、第二氮基半导体层、源极电极、漏极电极、栅极电极和单场板。源极电极、漏极电极和栅极电极设置在第二氮基半导体层上。栅极电极位于源极电极和漏极电极之间。单场板设置在栅极电极上并向漏极电极延伸。场板具有第一端部、第二端部和中间部分。第一和第二端部的高度实质上相同。中间部分的多个部分位于比第一和第二端部低的位置，并且第一端部以大于栅极电极的宽度的长度横向地延伸。

Description

氮基半导体器件及其制造方法
技术领域
本发明一般涉及氮基半导体器件。更具体地说，本发明涉及一种具有单场板的III族氮基半导体器件，因而可简化制造工艺并降低生产成本。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的深入研究非常普遍，特别是在高功率开关以及高频应用。HEMT利用两种不同带隙材料间的异质结界面形成类量子阱结构，可容纳二维电子气(two-dimensional electron gas,2DEG)区域，满足高功率/频率器件的要求。除了HEMT之外，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunctionbipolar transistors,HBT)、异质结场效应晶体管(heterojunction field effecttransistor,HFET)以及调制掺杂FETs(modulation-doped FETs,MODFET)。
发明内容
根据本发明的一个方面，提供了一种氮基半导体器件。氮基半导体器件包括第一氮基半导体层、第二氮基半导体层、源极电极、漏极电极、栅极电极和单场板。第二氮基半导体层设置在第一氮基半导体层上，并且具有的带隙大于第一氮基半导体层的带隙。源极电极和漏极电极设置在第二氮基半导体层上方。栅极电极设置在第二氮基半导体层上方并且在源极电极和漏极电极之间。单场板设置在栅极电极之上并向漏极电极延伸。场板具有第一端部、第二端部和中间部分。第一和第二端部彼此相对且两者所处的相对于第二氮基半导体层的高度实质上相同。中间部分的多个部分位于比第一和第二端部低的位置，并且第一端部以大于栅极电极的宽度的长度横向地延伸。
根据本发明的一个方面，提供了一种用于制造氮基半导体器件的方法。此方法包括以下步骤。在衬底之上形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。源极电极和漏极电极形成在第二氮基半导体层之上。栅极电极形成在第二氮基半导体层之上以及在源极电极和漏极电极之间。第一介电层形成于第二氮基半导体层上方并覆盖栅极电极、源极电极和漏极电极。在介电层中形成具有不同深度的多个凹陷。单场板形成于介电层上和多个凹陷中。
根据本发明的一个方面，提供了一种氮基半导体器件。氮基半导体器件包括第一氮基半导体层、第二氮基半导体层、源极电极、漏极电极、栅极电极和单场板。第二氮基半导体层设置在第一氮基半导体层上，并且具有的带隙大于第一氮基半导体层的带隙。源极电极和漏极电极设置在第二氮基半导体层上方。栅极电极设置在第二氮基半导体层之上并且在源极电极和漏极电极之间。单场板设置在栅极电极之上，并向栅极电极和漏极电极之间的区域延伸。场板从第一水平高度下降到第二水平高度并从第二水平高度上升到第一水平高度，场板的一部分在第一水平高度的区域中横向地延伸。
通过应用上述配置，半导体器件采用单场板，代表着场板形成为一个部件，从而在其内部实现理想的电场分布，并进一步提高半导体器件的电气特性。单场板的制造步骤少而简单，从而降低了制造成本，避免了制造工艺的复杂性。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本发明内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。
图1是根据本发明的一些实施例的III族氮基半导体器件的垂直截面图；
图2是根据比较实施例的半导体器件的垂直截面图；
图3A、图3B、图3C、图3D、图3E、图3F、图3G和图3H示出了根据本发明的一些实施例的用于制造氮基半导体器件的方法的不同阶段图；
图4是根据本发明的一些实施例的III族氮基半导体器件的垂直截面图；
图5是根据本发明的一些实施例的III族氮基半导体器件的垂直截面图；
图6是根据本发明的一些实施例的III族氮基半导体器件的垂直截面图；
图7是根据本发明的一些实施例的III族氮基半导体器件的垂直截面图；
图8是根据本发明的一些实施例的III族氮基半导体器件的垂直截面图；以及
图9是根据本发明的一些实施例的III族氮基半导体器件的垂直截面图。
具体实施方式
于全部的附图以及详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本发明内容的实施方式。
于空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个元件或是由元件所构成的群组的某个平面定义的，对于元件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本发明内容的实施方式的优点不因如此设置而偏离。
此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于器件的制造条件造成的。本发明内容中，使用直线以及直角绘示仅用于方便表示层体以及技术特征。
于下面的描述中，半导体器件以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本发明内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本发明内容中的教示。
图1是根据本发明的一些实施例的III族氮基半导体器件100A的垂直截面图。半导体器件100A包括衬底102、缓冲层104、氮基半导体层106和108、源极电极110、漏极电极112、栅极结构114、钝化层120、单场板130和钝化层140。
衬底102可以是半导体衬底。衬底102的示例性材料可包括，例如但不限于硅(Si)、硅锗(SiGe)、碳化硅(SiC)、砷化镓、p掺杂硅、n掺杂硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,SOI))或其他合适的衬底材料。在一些实施例中，衬底102可包括例如但不限于第III族元素、第IV族元素、第V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底102可包括，例如但不限于，一个或多个其他特征，例如掺杂区、埋层、外延层(epitaxial(epi)layer)或其组合。
缓冲层104可设置在衬底102和氮基半导体层106之间。缓冲层104可经配置为减少衬底102和氮基半导体层106之间的晶格和热失配，从而减少由于失配/差异而产生的缺陷。缓冲层104可包括III-V族化合物。III-V族化合物可包括，例如但不限于，铝、镓、铟、氮或其组合。因此，缓冲层104的示例性材料可进一步包括，例如但不限于，氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(InAlGaN)或其组合。在一些实施例中，半导体器件100A可进一步包括成核层(nucleation layer,未示出)。成核层可形成于衬底102与缓冲层104之间。成核层可经配置成作为过渡层(transition)以容纳衬底102与缓冲层之III族氮化物层之间的失配/差异。成核层的示例性材料可包括但不限于氮化铝(AlN)或其任何合金。
氮基半导体层106设置在衬底102和缓冲层104之上。氮基半导体层108设置在氮基半导体层106上。氮基半导体层106的示例性材料可包括，但不限于，氮化物或III-V族化合物，如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)、AlyGa(1–y)N(其中y≤1)。氮基半导体层108的示例性材料可包括，但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)、AlyGa(1–y)N(其中y≤1)。
可选择氮基半导体层106和108的示例性材料，使得氮基半导体层108的带隙(即，禁带宽度)大于氮基半导体层106的带隙，此使其间的电子亲和力不同并在两者之间形成异质结(heterojunction)。例如，当氮基半导体层106是未掺杂的氮化镓层(具有约3.4ev的带隙)时，氮基半导体层108可以被选择为氮化铝镓(AlGaN)层(具有约4.0ev的带隙)。因此，氮基半导体层106和108可分别用作沟道层和阻挡层。在沟道层和势垒层之间的结合界面处产生三角形阱电势，使得电子在三角形阱中积聚，从而产生邻近异质结(heterojunction)的二维电子气(two-dimensional electron gas,2DEG)区域。因此，半导体器件100A可包括至少一个氮化镓基高电子迁移率晶体管(high-electron-mobility transistor,HEMT)。
源极电极110和漏极电极112设置在氮基半导体层108上。源极电极110和漏极电极112与氮基半导体层108接触。在一些实施例中，源极电极110和漏极电极112可以包括，例如但不限于，金属、合金、掺杂的半导体材料(例如掺杂的结晶硅(doped crystallinesilicon))、诸如硅化物和氮化物等化合物、其他导体材料或其组合。源极电极110和漏极电极112的示例性材料可包括，例如但不限于，钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。源极电极110和漏极电极112可以是相同或不同组合物的单层或多个层。在一些实施例中，源极电极110和漏极电极112与氮基半导体层106形成欧姆接触。在一些实施例中，通过将钛(Ti)、铝(Al)或其他合适材料应用到源极电极110和漏极电极112，可以实现欧姆接触，源极电极110和漏极电极112中的每一个由至少一个共形层和导电填料构成。共形层可以包覆导电填料。例如，共形层的示例性材料，但不限于，钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填料的示例性材料可以包括，例如但不限于，铝硅(AlSi)、铝铜(AlCu)或其组合。
栅极结构114设置在氮基半导体层108上。栅极结构114位于源极电极110和漏极电极112之间。即，源极电极110和漏极电极112可分别位于栅极结构114的相对两侧。在一些实施例中，源极电极110和漏极电极112相对于栅极结构114是不对称的，源极电极110可以比漏极电极112更靠近栅极电极130。栅极结构114包括掺杂的III-V族化合物半导体层116和栅极电极118。掺杂的III-V族化合物半导体层116位于栅极电极118和氮基半导体层108之间。掺杂的III-V族化合物半导体层116与栅极电极118和氮基半导体层108接触。
在图1的示例性图示中，半导体器件100A是增强模式器件(enhancement modedevice)，当栅极电极130约处于零偏压(zero bias)时，其处于常闭状态(normally-offstate)。具体地，掺杂的III-V族半导体层116可与氮基半导体层106创造至少一个p-n结以耗尽2DEG区域，使得对应栅极电极130下方的位置对应的2DEG区域的至少一个区块具有与2DEG区域的其余部分不同的特性(例如，不同的电子浓度)，因而被阻断。由于这种机制，半导体器件100A具有常闭特性(normally-off characteristic)。换言之，当未施加电压到栅极电极130或施加到栅极电极130的电压小于阈值电压(即，在栅极电极130下方形成反转层(inversion layer)所需的最小电压)时，栅极电极130下方的2DEG区域的区块持续被阻断，因此没有电流流过。
在一些实施例中，可以省略掺杂的III-V族半导体层116，使得半导体器件100A是耗尽模式器件(depletion-mode device)，这意味着半导体器件100A处于零栅极源极(zerogate-source voltage)电压下的常开状态(normally-on state)。
掺杂的III-V族化合物半导体层116可以是p型掺杂的III-V族化合物半导体层。掺杂III-V族化合物半导体层116的示例性材料可包括，例如但不限于，p型掺杂的III-V族氮化物半导体材料，例如p型氮化镓(p-type GaN)、p型氮化铝镓(p-type AlGaN)、p型氮化铟(p-type InN)、p型氮化铝铟(p-type AlInN)、p型氮化铟镓(p-type InGaN)、p型氮化铝铟镓(p-type AlInGaN)或其组合。在一些实施例中，通过使用p型杂质(例如铍(Be)、镁(Mg)、锌(Zn)、镉(Cd)和镁(Mg))来实现p掺杂材料。在一些实施例中，氮基半导体层106包括未掺杂的氮化镓(GaN)，并且氮基半导体层108包括氮化铝镓(AlGaN)，并且p型掺杂的III-V族化合物半导体层116是p型氮化镓(GaN)层，其可以向上弯曲底层能带结构并耗尽2DEG区域的相应区域，从而将半导体器件100A置于关断状态(off-state)。在一些实施例中，栅极电极118可包括金属或金属化合物。栅极电极118可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包括，例如但不限于，钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、金属合金或其化合物或其他金属化合物。在一些实施例中，栅极电极118的示例性材料可包括，但不限于，氮化物、氧化物、硅化物、掺杂的半导体或其组合。
钝化层120覆盖源极电极110、栅极结构114和漏极电极112。更具体地说，钝化层120包括左侧部分122、中间部分124和右侧部分126。中间部分124位于左侧部分122和右侧部分126之间，以连接左侧、右侧部分122和126。左侧部分122覆盖源极电极110和栅极结构114。右侧部分126覆盖漏极电极112。栅极结构114和漏极电极112不受中间部分124的覆盖。左侧部分和右侧部分122、126中的每一个具有平/平坦的表面，并且中间部分124具有多个凹陷和多个突出部，这些凹陷和这些突出部沿着从左侧部分122指向右侧部分126的方向交替排列。突出部中的每一个位于两个相邻的凹陷之间。这些凹陷的深度从左侧部分126指向右侧部分122的方向逐渐减小。突出部的顶表面相对于氮基半导体层108的高度可以与左侧和右侧部分122的顶表面相对于氮基半导体层108的高度相同。
钝化层120可形成用于保护或增强器件的电性能的目的(例如，通过提供不同层/元件之间的电隔离效应)。钝化层120的示例性材料可包括，例如但不限于，氮化硅(SiNX)、氧化硅(SiOX)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物、聚(2-乙基-2-恶唑啉)(poly(2-ethyl-2-oxazoline)PEOX)或其组合。在一些实施例中，钝化层120可以是多层结构，例如氮化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)或其组合的复合介电层。
单场板130设置在钝化层120之上。于此处，术语“单场板”表示场板是一体成型的(one-piece formed)，以便构成单一(或不分割的)完整部件。也就是说，在单场板130内部不存在可区分的界面/边界。通过将单场板130应用于半导体器件100A，可以简化半导体器件100A的制造过程，减少制造过程中潜在的对准误差(alignment errors)和成本。
为了清楚地描述潜在对准误差是如何发生的，图2是根据比较实施例的半导体器件10的垂直截面图。半导体器件10采用多场板结构设计。更具体地说，多场板结构15连接到源极电极11，并且具有横向地延伸且长度渐增的场板151、152和153。场板151、152和153分别形成在钝化层22、24和26的顶表面上。尽管场板151、152和153具有良好分散电场分布的效果，但多场板结构15的制造工艺昂贵且复杂。例如，场板151、152和153中的任何一个的制造步骤至少依序包括介电层沉积、金属沉积和光刻(photolithography)阶段。由于三个场板151、152和153的关系，代表着需要执行多组曝光和蚀刻步骤来制成多场板结构15。也就是说，随着更多组曝光和蚀刻步骤的执行，对准误差将伴随着产生，这会导致半导体器件10的电气特性受到影响。此外，由于上述在半导体器件10中所衍生的不确定因素的层压制造方式，可区分的界面/边界存在于多场板结构15中。
再次参考图1，半导体器件100A采用单场板设计。单场板130的轮廓可由钝化层120具有不同深度的凹陷来决定。就此而言，钝化层120的凹陷可通过使用半色调光掩模(halftone photomask)或灰度光掩模(gray tone photomask)来形成，并藉由一组曝光和蚀刻步骤来定义。接着，当场板金属层沉积在钝化层120上时，单场板130的轮廓将由钝化层120的表面形态所决定。因此，单场板130的制造过程可简化，而潜在的对准误差和成本则被降低。
除了简化制造之外，单场板130还可以据其轮廓重塑电场，此等效于多场板提供的效果。下方段落中对其机制进行了说明。
单场板130横跨栅极结构114。场板130在氮基半导体层108上的正投影与栅极结构114在氮基半导体层108上的正投影重叠。详言之，单场板130包括彼此相对的端部E1和E2以及位于端部E1和E2之间的中间部分CP。端部E1和E2分别设置在左侧和右侧部分122、126的顶表面上，使得端部E1和E2两者所位于的相对于氮基半导体层108的高度实质上相同。
端部E1设置在栅极结构114正上方。端部E1横跨栅极结构114。从另一个观点观之，端部E1从源极电极110和栅极结构114之间的区域横向地延伸到栅极结构114和漏极电极112之间的区域。端部E1横向延伸的长度大于栅极电极118的宽度。因此，端部E1可重塑栅极结构114在其源极侧和漏极侧附近的电场。端部E1通过钝化层120与源极电极110实体地分离。端部E2以小于端部E1的延伸长度横向地延伸。
中间部分CP位于栅极电极118和漏极电极112之间的区域内。为了方便说明，中间部分CP从最左侧到最右侧的部分依序标记为部分P1-P11。场板130的中间部分CP与钝化层120的中间部分124共形设置(即，与中间部分124的凹陷和凸起共形)。由于中间部分CP和中间部分124的共形配置，单场板130的中间部分CP的这些部分可以分为三组。举例来说，关于第一组，部分P1、P3、P5、P7、P9和P11在两个不同的水平高度之间向上/向下延伸。关于第二组，部分P2、P6和P10分别以低于水平高度H1的水平高度H2、H3和H4的横向地延伸。关于第三组，部分P4和P8以与端部E1和E2相同的水平高度横向地延伸。
如本文所指，所谓高度是指相对于氮基半导体层108的距离。在图1的示例性图示中，相对于氮基半导体层108的水平高度H1大于相对于氮基半导体层108的水平高度H4。相对于氮基半导体层108的水平高度H4大于相对于氮基半导体层108的水平高度H3。相对于氮基半导体层108的水平高度H3大于相对于氮基半导体层108的水平高度H2。
更具体地说，部分P1从水平高度H1向下延伸(或下降)到水平高度H2，以连接端部E1和部分P2。部分P3从水平高度H2向上延伸(或上升)到水平高度H1，以连接部分P2和P4。部分P5从水平高度H1向下(或向下)延伸到水平高度H3，以连接部分P4和P6。部分P7从水平高度H3向上延伸(或上升)到水平高度H1，以连接部分P6和P8。部分P9从水平高度H1向下延伸(或下降)到水平高度H4，以连接部分P8和P10。部分P11从水平高度H4向上延伸(或上升)到水平高度H1，以连接部分P10和端部E2。从端部E1沿着指向端部E2的方向，这些部分P1、P3、P5、P7、P9、P11的向下/向上所延伸的长度逐渐减小。这些部分P1、P5和P9中的每一个向下延伸以接近氮基半导体层108。这些部分P3、P7和P11中的每一个向上延伸而远离氮基半导体层108。
这些部分P2、P6和P10以低于端部E1和E2的不同水平高度横向延伸。部分P2连接部分P1和P3。部分P6连接部分P5和P7。部分P10连接部分P9和P11。部分P2、P6和P10可以被称为中间部分CP的底部。部分P2、P6和P10是平坦部分。部分P2、P6和P10的高度沿着从端部E1指向端部E2的方向逐渐增加。从另一个角度看，在部分P2、P6和P10下面的钝化层120的中间部分124的厚度(或者可以称为介电层厚度)逐渐增加。
部分P4和P8在水平高度H1横向延伸。部分P4连接部分P3和P5。部分P8连接部分P7和P9。部分P4和P8可以被称为中间部分CP的顶部。部分P4和P8是平坦部分。
因此，中间部分CP可向下、横向、向上和横向地延伸，以构成阶梯形轮廓。用另一种方式解释，中间部分CP的整个轮廓可被视为具有不同深度的一系列U形轮廓的组合。中间部分CP可以形成凹陷部分。
在某些操作中，电场会在朝向漏极电极的栅极电极边缘(即栅极的漏极侧边缘(drain-side gate edge))处达到最大值，从而导致击穿和电流崩溃。因此，场板设计用以降低栅极电极边缘处的峰值电场，提高电场分布的均匀性，从而提高击穿电压。部分P2、P6和P10分别具有的水平高度H2、H3和H4逐渐地增加，且其可以被视为位于不同垂直位置的三个场板，将电场形塑为梯度分布，从而重塑电场并逐步地减小峰值电场。因此，中间部分CP可以重塑栅极电极118和漏极电极112(即栅极电极118的漏极电极侧)之间的电场。在一些实施例中，端部E1可以具有如上述中间部分CP的轮廓。例如，端部E1可以形成为在源极电极110和栅极结构114之间具有不同深度的多U形轮廓。
单场板130的示例性材料可以包括，例如但不限于，导电材料，例如钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其组合。在一些实施例中，还可以使用诸如铝(Al)、铜掺杂硅(Cu doped Si)等其他导电材料以及包括这些材料的合金。
钝化层140设置在钝化层120上，钝化层140的一些底部可以被中间部分CP的凹陷部分包裹。钝化层140可以作为平坦层，其具有水平的顶表面以支撑其他层/组件。在一些实施例中，钝化层140可以形成为较厚的层，并且在钝化层140上执行平坦化工艺，例如化学机械抛光(chemical mechanical polish,CMP)工艺，以去除多余部分，从而形成水平顶表面。钝化层140的材料可以相同或类似于钝化层120的材料。
制造半导体器件100A的方法的不同阶段图如图3A、图3B、图3C、图3D、图3E、图3F、图3G和图3H所示。在以下段落，沉积技术可以包括，例如但不限于，原子层沉积(atomiclayer deposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、金属有机CVD(metal organic CVD,MOCVD)、等离子体增强CVD(plasma enhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其他适当工艺。
参考图3A，提供衬底102。缓冲层104、氮基半导体层106、108可通过沉积技术在衬底102之上依序形成。更具体地说，缓冲层104形成在衬底102上。氮基半导体层106形成在缓冲层104上。氮基半导体层108形成在氮基半导体层106上。此后，源极电极110、漏极电极112，掺杂的III-V族化合物半导体层116和栅极电极118可以形成在氮基半导体层108上。掺杂的III-V族化合物半导体层116和栅极电极118位于源极电极和漏极电极110和112之间。源极电极和漏极电极110和112、掺杂的III-V族化合物半导体层116和栅极电极118的形成过程包括沉积技术和图案化工艺，其中沉积技术用以形成覆盖层(blanket layer)，并执行图案化工艺以去除其多余部分。在一些实施例中，图案化工艺可包括光刻(photolithography)、曝光(exposure)和显影(development)、蚀刻(etching)、其它合适工艺或其组合。
参考图3B，形成钝化(或介电)层120’以覆盖掺杂的III-V族化合物半导体层116、栅极电极118、源极电极110和漏极电极112。由于源极电极和漏极电极110和112、掺杂的III-V族化合物半导体层116、栅极电极118的存在，钝化层120’与它们共形并因而具有突起。接着，在钝化层120’上执行平坦化工艺(例如，CMP工艺)，以便去除其多余部分，使其顶表面平坦。
参考图3C，在钝化覆盖层120'的顶表面上形成掩模层ML(mask layer)。掩模层ML可以是用于后续处理的光致抗蚀剂层(photoresist layer)。
参考图3D，提供具有一系列预设的凹陷图案的光掩模(photomask,未示出)并其与掩模层ML对准。在一些实施例中，光掩模可以是半色调光掩模(half tone photomask)。在一些实施例中，光掩模可以是灰度光掩模(gray tone photomask)。更具体地说，光掩模的一些区域可以具有不同的光穿透率(或光吸收率)。接着，可以使用光掩模在掩模层ML上执行曝光处理。在显影过程之后，掩模层ML的一些部分被去除，产生具有凹陷图案RP的掩模层ML’。
参考图3E，使用掩模层ML’在钝化覆盖层120’上执行蚀刻工艺。蚀刻工艺可以是各向异性蚀刻过程。蚀刻工艺移除掩模层ML’的一些部分。如此一来，掩模层ML’变得更薄，并且凹陷图案RP进一步下凹以暴露在其下方的钝化层120’。钝化层120'的暴露部分将在蚀刻工艺中被移除。因此，凹陷图案RP被转移到钝化层120’，以在钝化层120中形成多个凹陷。
参考图3F，钝化层120上的掩模层ML’在钝化层120中形成多个凹陷后被移除。在一些实施例中，可以执行等离子体蚀刻工艺(plasma etching process)来移除掩模层ML。
参考图3G，在钝化层120上形成场板覆盖层130’。在一些实施例中，通过使用沉积技术来形成场板覆盖层130’。场板覆盖层130’共形于钝化层120，这样场板覆盖层130'中的一部分在凹陷图案RP内。
参照图3H，在覆盖场板层130’上执行图案化工艺以去除不需要的部分形成单场板130。应注意的是，单场板130在其内部没有可区分的界面/边界。在形成单场板130之后，形成钝化层140以覆盖单场板130和钝化层120，从而获得如图1所示的半导体器件100A的架构。
图4是根据本发明的一些实施例的III族氮基半导体器件100B的垂直截面图。半导体器件100B还包括导电通孔(conductive via)160(其可被称为接触通孔(contact via))、图案化导电层162和钝化层164。
导电通孔160可纵向地贯穿钝化层140以与单场板130接触。导电通孔160可形成在单场板130的中间部分CP的部分P4的顶表面上。图案化导电层162设置在钝化层140的顶表面上。导电通孔160可以实体连接单场板130和图案化导电层162，使得单场板130可以与外部电路电耦合。举例而言，单场板130可以通过导电通孔160和图案化导电层162与电势源电耦合。在这方面，由于中间部分CP的平坦部分P4和P8的平坦性，此配置有利于在部分P4和P8上形成元件。举例而言，导电通孔160的底部可以良好地抵接于平坦部分P4或/和P8以确保在其间的良好接触。此外，相对于部分P2、P6或P10来说，部分P4、P8在单场板130中具有位于最上方的表面，因此在形成导电通孔160的步骤前只需要将少量的钝化层140移除，从而提高制造过程的可靠度。钝化层164覆盖图案化导电层162和钝化层140。
导电通孔160的示例性材料可包括，但不限于，导电材料，例如金属或合金。图案化导电层162可具有金属线、接垫、迹线或其组合，使得图案化导电层162可形成至少一个电路。图案化导电层162可包括，但不限于，具有银(Ag)、铝(Al)、铜(Cu)、钼(Mo)、镍(Ni)、钛(Ti)、其合金、其氧化物、其氮化物或其组合的单层膜或多层膜。钝化层164的材料可以类似于钝化层120和140。
图5是根据本发明的一些实施例的III族氮基半导体器件100C的垂直截面图。在本实施例中，导电通孔160连接端部E1和图案化导电层162。类似地，由于端部E1(或端部E2)的平整度，此配置有利于在端部E1(或端部E2)上形成元件。
图6是根据本发明的一些实施例的III族氮基半导体器件100D的垂直截面图。在本实施例中，导电通孔160A连接端部E1和图案化导电层162，导电通孔160B连接部分P4和图案化导电层162。单场板130可以提供一个以上的平面，因此多于一个的导电通孔可以形成与单场板130连接。
图7是根据本发明的一些实施例的半导体器件100E的垂直截面图。在图7的示例性图示中，中间部分CP横向且向上地延伸以构成阶梯状轮廓。部分P3从水平高度H2向上延伸到水平高度H3，以连接部分P2和P4。部分P5从水平高度H3向上延伸到水平高度H4，以连接部分P4和P6。水平高度H2、H3和H4低于水平高度H1。
图8是根据本发明的一些实施例的半导体器件100F的垂直截面图。在图8的示例性图示中，中间部分CP向下地、横向地和斜向上地延伸，以连接端部E2。从另一个角度来看，中间部分CP包括部分P1、P2和P3。部分P1连接端部E1和部分P2。部分P2连接部分P1和部分P3。部分P3连接部分P2和端部E2。沿着栅极电极118指向漏极电极112的方向，部分P2到氮基半导体层108的距离D1为定值。沿着栅极电极118指向漏极电极112的方向，中间部分CP的部分P3到氮基半导体层108的距离D2逐渐地增加。距离D1小于距离D2。部分P2可被视为中间部分CP的底部。
图9是根据本发明的一些实施例的半导体器件100G的垂直截面图。在图9的示例性图示中，中间部分CP倾斜地向下、倾斜地向上和横向地延伸。以另一种方式解释，中间部分CP的整个轮廓可被视为具有不同深度的V形轮廓的组合。半导体器件100G的制造过程可以类似于半导体器件100A的制造过程。在钝化层120的蚀刻阶段期间，可以通过调整参数，例如温度、压力或强度，使得钝化层120中的凹陷具有至少一个斜侧壁。
应注意的是，为了满足不同的电性需求，可以通过上述不同的工艺来制造上述半导体器件。
基于上述，在本发明中，半导体器件的场板是单场板设计，具有不同深度的凹陷可以通过半色调光掩模或灰度光掩模一次性转移到钝化层，从而简化了单场板的制造工艺。因此，本发明的半导体器件可以具有低制造成本，且其制造复杂度低。此外，可以降低产生对准误差的概率，从而改善半导体器件的电气特性。
另一方面，单场板的一个端部从栅极电极横向并沿着朝向源极电极的方向延伸，且其长度大于栅极电极的宽度，使得单场板可以从栅极电极延伸到源极电极之间的区域。单场板的另一端部从栅极电极向漏极电极横向地延伸。此配置可以重塑源极电极和栅极电极之间的电场以及漏极电极和栅极电极之间的电场。
此外，单场板的中间部分至少具有平坦部分，并且平坦部分在与端部高度相同的区域中横向地延伸。平坦部分的设计为后续元件(例如导电通孔)的形成提供了较为环保的选择。总之，本发明的半导体器件可以具有较低的制造成本并保持良好的电性能。
本发明的以上描述是为了达到说明以及描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。
以上实施方式是经挑选并配上相应描述，以为了尽可能地解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解到，本发明的各种实施方式以及适合于预期特定用途的各式修改。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”以及“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一元件“上方”或“上面”的元件可以包括的状况有，前一元件直接在后一元件上(例如，与后一元件有物理接触)的状况，以及一个或多个中介元件位于前一元件以及后一元件之间的状况。虽然已经参考本发明内容的具体实施方式来描述以及说明本发明内容，但是这些描述以及说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本发明内容的真实精神以及范围的情况下，可以进行各种修改以及替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺以及公差的因素，本发明内容中所呈现的工艺与实际器件之间可能存在区别。本发明内容的其他实施方式可能没有具体说明。说明书以及附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或工艺能够适应本发明内容的目的、精神以及范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本发明的教示。因此，除非在此有特别指出，否则，此些操作的顺序以及分组是不受限制的。

Claims (18)

1.一种氮基半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
源极电极和漏极电极，设置在所述第二氮基半导体层上方；
栅极电极，设置在所述第二氮基半导体层上方并且在所述源极电极和所述漏极电极之间；以及
单场板，设置在所述栅极电极上方并向所述漏极电极延伸，其中所述场板具有彼此相对的第一端部、第二端部及中间部分，所述第一端部和所述第二端部所处的相对于所述第二氮基半导体层的高度相同，所述第一端部和所述第二端部位于相对于所述第二氮基半导体层的第一水平高度，所述中间部分位于所述第一端部和所述第二端部之间，所述中间部分的多个部分位于比所述第一和所述第二端部低的位置，并且所述第一端部以大于所述栅极电极的宽度的长度横向地延伸，其中所述中间部分以低于所述第一和所述第二端部的不同水平高度横向地延伸，且中间部分包括：
第一部分，连接所述第一端部，并从所述第一水平高度向下延伸到相对于所述第二氮基半导体层的第二水平高度，所述第二水平高度小于所述第一水平高度；
第二部分，连接所述第一部分，并在所述第二水平高度横向地朝着所述漏极电极延伸；
第三部分，连接所述第二部分，并从所述第二水平高度向上延伸到所述第一水平高度；
第四部分，连接所述第三部分，并在所述第一水平高度横向地朝着所述漏极电极延伸；
第五部分，连接所述第四部分，从所述第一水平高度向下延伸到相对于所述第二氮基半导体层的第三水平高度，且所述第三水平高度大于所述第二水平高度；
第六部分，连接所述第五部分，并在所述第三水平高度横向地朝着所述漏极电极延伸；以及
第七部分，连接所述第六部分，并从所述第三水平高度向上延伸到所述第一水平高度。
2.根据权利要求1所述的半导体器件，其特征在于，其中所述第一端部位于所述栅极电极正上方。
3.根据权利要求2所述的半导体器件，其特征在于，其中所述第一端部从所述源极电极和所述栅极电极之间的区域横向地延伸到所述栅极电极和所述漏极电极之间的区域。
4.根据权利要求1所述的半导体器件，其特征在于，其中沿着从所述栅极电极指向所述漏极电极的方向，所述第二氮基半导体层到所述中间部分的距离逐渐地递增。
5.根据权利要求1所述的半导体器件，其特征在于，还包括：
介电层，设置在所述第二氮基半导体层上方，并覆盖所述栅极电极、所述源极电极和所述漏极电极，其中所述场板的所述第一和所述第二端部在所述介电层上横向地延伸。
6.根据权利要求1所述的半导体器件，其特征在于，还包括：
第一介电层，设置在所述第二氮基半导体层上方，并覆盖所述栅极电极、所述源极电极和所述漏极电极；以及
第二介电层，设置在所述第一介电层和所述场板上方，其中所述场板延伸以形成包裹所述第二介电层的凹陷部分。
7.根据权利要求1所述的半导体器件，其特征在于，其中所述中间部分位于所述栅极电极和所述漏极电极之间的区域内。
8.根据权利要求1所述的半导体器件，其特征在于，其中所述第一端部与所述源极电极分离。
9.一种半导体器件的制造方法，其特征在于，包括：
形成设置在衬底之上的第一氮基半导体层；
在所述第一氮基半导体层上形成第二氮基半导体层；
在所述第二氮基半导体层之上形成源极电极和漏极电极；
在所述第二氮基半导体层之上以及在所述源极电极和所述漏极电极之间形成栅极电极；
在所述第二氮基半导体层上方形成第一介电层并使其覆盖所述栅极电极、所述源极电极和所述漏极电极；
在所述第一介电层中形成具有不同深度的多个凹陷；以及
在所述介电层和所述多个凹陷中形成单场板，使得所述单场板具有彼此相对的第一端部、第二端部及中间部分，其中所述中间部分以低于所述第一和所述第二端部的不同水平高度横向地延伸，且中间部分包括：
第一部分，连接所述第一端部，并从所述第一水平高度向下延伸到相对于所述第二氮基半导体层的第二水平高度，所述第二水平高度小于所述第一水平高度；
第二部分，连接所述第一部分，并在所述第二水平高度横向地朝着所述漏极电极延伸；
第三部分，连接所述第二部分，并从所述第二水平高度向上延伸到所述第一水平高度；
第四部分，连接所述第三部分，并在所述第一水平高度横向地朝着所述漏极电极延伸；
第五部分，连接所述第四部分，从所述第一水平高度向下延伸到相对于所述第二氮基半导体层的第三水平高度，且所述第三水平高度大于所述第二水平高度；
第六部分，连接所述第五部分，并在所述第三水平高度横向地朝着所述漏极电极延伸；以及
第七部分，连接所述第六部分，并从所述第三水平高度向上延伸到所述第一水平高度。
10.根据权利要求9所述的制造方法，其特征在于，还包括：
形成覆盖所述单场板的第二介电层。
11.根据权利要求9所述的制造方法，其特征在于，还包括：
在所述第一介电层上形成掩模层；
在所述掩模层中形成至少一个凹陷图案；和
将所述凹陷图案转移到第一介电层以形成所述多个凹陷。
12.根据权利要求11所述的制造方法，其特征在于，其中通过使用半色调掩模或灰度光掩模来形成所述掩模层中的所述凹陷图案。
13.根据权利要求11所述的制造方法，其特征在于，还包括：
在形成所述凹陷之后移除所述掩模层。
14.一种氮基半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
源极电极和漏极电极，设置在所述第二氮基半导体层上方；
栅极电极，设置在所述第二氮基半导体层上方并且在所述源极电极和所述漏极电极之间；以及
单场板，设置在所述栅极电极之上，且向所述栅极电极和所述漏极电极之间的区域延伸，其中所述场板在从所述源极电极指向所述漏极电极的方向上，依序从第一水平高度下降到第二水平高度，在所述第二水平高度横向地延伸，从所述第二水平高度上升到所述第一水平高度，在所述第一水平高度横向地延伸，从第一水平高度下降到第三水平高度，且所述第三水平高度大于所述第二水平高度，并在所述第三水平高度横向地延伸，再从所述第三水平高度上升到所述第一水平高度。
15.根据权利要求14所述的半导体器件，其特征在于，其中所述场板具有向下延伸以接近所述第二氮基半导体层的一部分。
16.根据权利要求14所述的半导体器件，其特征在于，其中所述场板具有从所述第二氮基半导体层向上延伸且远离所述第二氮基半导体层的一部分。
17.根据权利要求14所述的半导体器件，其特征在于，其中所述场板具有在所述栅极电极正上方且横向地延伸的一部分，其长度大于所述栅极电极的宽度。
18.根据权利要求14所述的半导体器件，其特征在于，其中所述场板在所述栅极电极和所述漏极电极之间横向地和向上地延伸以构成阶梯状轮廓。
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