CN113491049A - 用于保护开关的关断电路 - Google Patents

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CN113491049A CN202080016209.0A CN202080016209A CN113491049A CN 113491049 A CN113491049 A CN 113491049A CN 202080016209 A CN202080016209 A CN 202080016209A CN 113491049 A CN113491049 A CN 113491049A
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Abstract

开关电路(108)包括：功率晶体管(110)，其具有耦接到电源端子(104)的源极、耦接到输出端子(106)的漏极以及栅极(131)；双极晶体管(130)，其具有耦接到电源端子(104)的集电极、耦接到功率晶体管(110)的栅极(131)的发射极以及基极(132)；偏置电路(133)，其用于控制双极晶体管(130)的发射极电流；和电阻器(138)，其耦接在电源端子(104)和基极(132)之间。控制电路(139)响应于控制输入端(128)处于第一状态而在电流输入端接收电流以接通双极晶体管(130)，并且响应于控制输入端(128)处于不同的第二状态而停止在电流输入端接收电流以降低功率晶体管(110)的栅极‑源极电压。

Description

用于保护开关的关断电路
背景技术
电气***被设计为在由特定电压范围的输入功率供电时操作。保护开关通常用于将电源输出端连接到负载电路功率输入端以进行操作。当输入电源电压超过极限时，保护开关关断，以便保护负载电路免受过压情况。因为保护开关在正常操作期间将电流从电源传导至负载，所以保护开关的大小应适合预期负载电流和输入电压。此外，保护开关通常很大以提供低开关阻抗以减轻保护开关(诸如场效应晶体管(FET)的低漏源开态电阻(RDSON))中的功耗。此外，快速关断时间对于保护电源电压快速上升的负载电路***很重要。然而，保护开关通常具有需要快速放电的大栅漏和栅源电容，以便在短时间内关断保护开关。
发明内容
根据一个方面，开关电路(switch circuit)包括电源端子、参考端子和功率晶体管，该功率晶体管具有耦接到电源端子的源极、漏极和栅极。双极晶体管具有集电极、发射极和基极。发射极耦接到电源端子，发射极耦接到功率晶体管的栅极。开关电路还包括耦接到功率晶体管的栅极的偏置电路，以及耦接在电源端子和基极之间的电阻器。控制电路包括控制输入端、电流输入端和参考输入端。电流输入端耦接到双极晶体管的基极，并且参考输入端耦接到参考端子。控制电路被配置为响应于控制输入端具有第一状态而在电流输入端处接收电流，并且响应于控制输入端具有第二状态而停止接收电流。
在一个示例中，偏置电路具有耦接在功率晶体管的栅极和参考端子之间的电流源。在一个示例中，控制电路包括具有漏极、源极和栅极的控制晶体管。漏极耦接到基极。控制电路还包括耦接在控制晶体管的源极和参考端子之间的控制电流源。在此示例中，控制电路还包括耦接到控制晶体管的栅极的交换电路(switching circuit)，以响应于控制输入端具有第一状态而接通控制晶体管以在电流输入端接收电流，并且响应于控制输入端具有第二状态而关断控制晶体管以中断通过电阻器的电流。在此示例的一个实现方式中，交换电路包括第一开关，其具有第一端子和第二端子，该第一端子耦接到具有比电源端子的第一电压低的钳位电源电压的钳位电源端子，该第二端子耦接到控制晶体管的栅极；以及第二开关，其具有耦接到控制晶体管的栅极的第一端子和耦接到参考端子的第二端子。
一个示例包括p沟道场效应晶体管(PFET)，其具有耦接到电源端子的源极、耦接到基极的漏极和栅极，以及耦接在电源端子和栅极之间的第二电阻器。PFET。此示例中的控制电路响应于控制输入端具有第二状态而传导通过第二电阻器的第二电流，并且响应于控制输入端具有第一状态而中断第二电流。
在一个示例中，控制电路包括具有漏极、源极和栅极的第二控制晶体管。漏极耦接到PFET的栅极。此示例中的控制电路响应于控制输入端具有第二状态而接通第二控制晶体管以在第二电流输入端从PFET的栅极接收第二电流，并且响应于控制输入端具有第一状态而关断第二控制晶体管以停止在第二电流输入端接收第二电流。在此实例的一个实现方式中，交换电路包括第一开关，其具有第一端子以及第二端子，该第一端子耦接到具有比电源端子的第一电压低的钳位电源电压的钳位电源端子，该第二端子耦接到控制晶体管的栅极；以及第二开关，其具有耦接到控制晶体管的栅极的第一端子和耦接到参考端子的第二端子。
本示例的交换电路还包括第三开关，其具有耦接到钳位电源端子的第一端子和耦接到第二控制晶体管的栅极的第二端子；以及第四开关，其具有耦接到第二控制晶体管的栅极的第一端子和耦接参考端子的第二端子。此实现方式中的交换电路响应于控制输入端具有第一状态而接通第一开关和第四开关，并且响应于控制输入端具有第二状态而关断第一开关和第四开关。在此示例中，交换电路响应于控制输入端具有第一状态而关断第二开关和第三开关，并且响应于控制输入端具有第二状态而接通第二开关和第三开关。
在一个示例中，开关电路还包括第二PFET，其具有耦接到电源端子的源极、耦接到功率晶体管的栅极的漏极和耦接的栅极。
根据另一方面，提供用于关断耦接在电源端子和输出端子之间的功率晶体管的电路。电路包括具有集电极、发射极和基极的双极晶体管。集电极被配置为耦接到电源端子，并且发射极被配置为耦接到功率晶体管的控制端子。偏置电路耦接在功率晶体管的控制端子和参考端子之间以控制双极晶体管的发射极电流。电阻器耦接在电源端子和基极之间。该电路还包括具有控制输入端、参考输入端和电流输入端的控制电路。电流输入端耦接到基极，并且参考输入端耦接到参考端子。控制电路被配置为在响应于控制输入端具有第一状态而在电流输入端接收通过电阻器的电流以接通双极晶体管，并且响应于控制输入端具有另外的第二状态而在电流输入端停止接收电流以降低功率晶体管的栅极-源极电压。
在一个示例中，控制电路包括控制晶体管、控制电流源和交换电路。控制晶体管具有耦接到基极的漏极、源极及栅极，并且控制电流源耦接在控制晶体管的源极与参考端子之间。交换电路被配置为响应于控制输入端具有第一状态而接通控制晶体管以在电流输入端处接收来自基极的电流，并且响应于控制输入端具有第二状态而关断控制晶体管以停止在电流输入端接收电流。
一个示例中的电路包括PFET和第二电阻器。PFET具有被配置为耦接到电源端子的源极、耦接到基极的漏极以及栅极，并且第二电阻器具有被配置为耦接到电源端子的第一端子，和在控制电路的第二电流输入端处耦接到PFET的栅极的第二端子。此示例中的控制电路被配置为响应于控制输入端具有第二状态而在第二电流输入端接收第二电流以接通PFET，并且响应控制输入端具有第一状态而在第二电流输入端停止接收第二电流以关断PFET。
在一个示例中，电路还包括第二PFET，其具有耦接到电源端子的源极、耦接到功率晶体管的控制端子的漏极和耦接到PFET的栅极的栅极。
根据另一方面，保护***包括钳位电源电路、感测电路、比较器和功率晶体管。钳位电源电路具有输入端和输出端，其中输入端耦接到电源端子，并且输出端被配置为提供低于电源端子电压的钳位电源电压。感测电路具有输入端和输出端，输入端经耦接以感测电源端子的电压。比较器具有第一输入端、第二输入端和比较器输出端。第一输入端耦接到感测电路的输出端，第二输入端耦接到电压参考端，并且比较器输出端响应于感测电路的输出端的电压小于电压参考端的参考电压而具有第一状态，并且响应于感测电路的输出端的电压大于参考电压而具有第二状态。功率晶体管具有源极、漏极和栅极。源极耦接电源端子，而漏极耦接输出端子。保护***还包括双极晶体管、偏置电路、电阻器和控制电路。双极晶体管具有集电极、发射极和基极。集电极耦接到电源端子，并且发射极耦接到功率晶体管的栅极。偏置电路耦接在功率晶体管的栅极与参考端子之间并且被配置为控制双极晶体管的发射极电流。电阻器耦接在电源端子与基极之间。控制电路具有控制输入端、电流输入端和参考输入端。控制输入端耦接到比较器输出端，电流输入端耦接到基极，并且参考输入端耦接到参考端子。控制电路被配置为响应于比较器输出端具有第一状态而在控制输入端接收电流以接通双极晶体管，并且响应于比较器输出端具有第二状态而停止在电流输入端接收电流。
在一个示例中，控制电路包括控制晶体管、控制电流源和交换电路。控制晶体管具有漏极、源极及栅极，其中漏极耦接到基极，并且控制电流源耦接在控制晶体管的源极与参考端子之间。此示例中的交换电路响应于比较器输出端具有第一状态而接通控制晶体管以在电流输入端接收来自基极的电流，并且响应于比较器输出端具有第二状态而关断控制晶体管以停止在电流输入端接收通过电阻器的电流。
在一个示例中的保护***还包括PFET和第二电阻器。PFET具有耦接到电源端子的源极、耦接到基极的漏极以及栅极，并且第二电阻器耦接在电源端子与PFET的栅极之间。在此示例中，控制电路的第二电流输入端被配置为响应于比较器输出端具有第二状态而接收第二电流，并且响应于比较器输出端具有第一状态而停止接收第二电流。
在一个示例中，保护***还包括第二PFET，其具有耦接到电源端子的源极、耦接到功率晶体管的栅极的漏极和耦接到PFET的栅极的栅极。
附图说明
图1是具有高压保护开关电路的保护***的示意图。
图2是图1的高压保护开关电路中的信号图。
图3是处于第一状态的图1的高压保护开关电路的示例的示意图。
图4是处于第二状态的图1的高压保护开关电路的示例的示意图。
具体实施方式
在附图中，相同的附图标记始终指代相同的元件，并且各种特征不一定按比例绘制。此外，术语“耦接”包括间接或直接的电或机械连接或其组合。例如，如果第一装置耦接到第二装置或与第二装置耦接，则该连接可以是通过直接电连接，或通过经由一个或多个中间装置和连接的间接电连接。各种电路、***和/或部件的一个或多个操作特性在下文中在功能的上下文中描述，这些功能在某些情况下由当电路***被供电和操作时各种结构的配置和/或互连产生。
图1示出保护负载的保护***100。保护***100从以接地或参考端子103的参考电压为参考的DC电源102接收输入电源电压VSUP。DC电源102在电源端子104处提供电源电压VSUP。在一个实现方式中，通过经由具有功率晶体管110(在图1中标记为MP0)的高压开关电路108将电源端子104耦接到输出端子106，电源端子104选择性地将DC电源102耦接到负载105。开关电路108包括电路***，其用于响应于电源电压VSUP达到或超过极限而关断功率晶体管110，以便保护负载105的电路***免受过压情况。为了适应高电压操作，开关电路108包括电平移位电路112以有利于电源电压VSUP的电平的低功率监控以及快速关断功率晶体管110。在一个示例中，功率晶体管110是高压p沟道FET，其具有耦接到电源端子104的源极、耦接到输出端子106的漏极和栅极。在一个示例中，如图1中示意性所示，功率晶体管110和开关电路108的其他晶体管具有耦接到源极端子的体连接件。在操作中，功率晶体管110接通，负载105具有大约等于电源电压VSUP减去功率晶体管110的源极-漏极电压的负载电压VLOAD。
电平移位电路112通过由钳位电源电路114提供的钳位电源电压VDD_CMP供电，该钳位电源电路114具有耦接到电源端子104的输入端和在钳位电源端子116处提供钳位电源电压VDD_CMP的输出端。在一个示例中，钳位电源端子116处的钳位电源电压VDD_CMP低于电源端子104的电源电压VSUP。保护***100还包括由钳位电源电压VDD_CMP供电的比较器118。在所示示例中，比较器118以单端配置耦接，其中正电源轨耦接到钳位电源端子116，而第二电源轨耦接到参考端子103。
保护***100还包括感测电路，其具有将分压电源电压信号VSUP_DIV提供到比较器118的第一(例如，非反相)输入端的感测电路输出端120。感测电路包括分别形成电阻分压电路的第一电阻器121和第二电阻器122。第一电阻器121(标记为R0)具有形成耦接到电源端子104的感测电路输入端的第一端子和耦接到感测电路输出端120的第二端子。第二电阻器122(标记为R1)具有耦接到感测电路输出端120的第一端子以及耦接到参考端子103的第二端子。
比较器118的第二(例如，反相)输入端124耦接到电压参考端126，其提供以参考端子103的电压为参考的参考电压VREF。比较器输出端128将控制信号DIS_SW提供到电平移位电路112，以选择性地禁用功率晶体管110(例如，关断功率晶体管110以将负载105与电源端子104断开)。在操作中，响应于分压电源电压VSUP_DIV小于电压参考端126的参考电压VREF，比较器118的输出端128提供处于第一状态(例如，低)的控制信号DIS_SW。响应于分压电源电压VSUP_DIV大于参考电压VREF，比较器输出端128提供处于另外的第二状态(例如，高)的控制信号DIS_SW。在一个示例中，比较器118是滞后比较器以减轻第一状态和第二状态之间的不期望切换。在操作中，电源电压VSUP可能超过其标称工作电压的许多倍(例如，在故障情况下)。因此，比较器118由被钳位到最大值的钳位电源电压VDD_CMP供电，而与电源电压VSUP无关。例如，如果标称电源电压VSUP为3.3V，则一个示例中的钳位电源电压VDD_CMP为2.6V。
然而，在电源故障期间，如果电源电压VSUP变为15V，则此示例中的钳位电源电压VDD_CMP不超过3.5V。此外，在一个示例中，不直接提供电源电压VSUP到比较器，因此感测电路电阻分压器121、122将电源电压VSUP按比例缩小到分压电源电压VSUP_DIV，并且在此示例中电阻器121和122的比率被设置为使得当电源电压VSUP达到最大电压(例如，故障条件下的15V)时，VSUP_DIV仍将在比较器输入端的安全工作电压范围内。电平移位电路112操作以将比较器控制信号DIS_SW的输出移位至适合驱动功率晶体管110的电压电平(例如，经由信号VG_SW)。在一个示例中，功率晶体管110是高压漏极扩展PMOS晶体管(DEPMOS)。
根据被耦接以从比较器输出端128接收控制信号DIS_SW的控制输入端的当前状态，电平移位电路112工作，以便当控制信号DIS_SW处于第一状态(低)时仍然接通，并且响应于控制信号DIS_SW处于第二状态(高)而选择性地关断功率晶体管110。DC电源102初始上电时，功率晶体管110的源极的上升电源电压VSUP提供栅极-源极电压VGS，而功率晶体管110的栅极电压低于上升源极电压，由此功率晶体管110接通以将电源端子104与输出端子106耦接。钳位电源电路114将钳位电源电压VDD_CMP提供到电平移位电路112和比较器118，并且通过将分压电源电压VSUP_DIV与参考电压VREF进行比较，***开始监控电源电压VSUP的电平。在一个示例中，如下文进一步描述的，参考电压VREF和感测电路电阻器121和122的相对值被设计为电源电压VSUP建立阈值，低于该阈值时，允许功率晶体管110保持接通，并且高于该阈值时，电平移位电路112将启动功率晶体管110的快速关断。
开关电路108包括双极晶体管130(标记为QN0)，其耦接到电平移位电路112以响应于控制信号DIS_SW处于第二状态而快速地对功率晶体管110的栅极-源极电容放电以快速关断功率晶体管110。双极晶体管130具有集电极、发射极和基极。集电极耦接到电源端子104，发射极在第一节点131处耦接到功率晶体管110的栅极，并且基极耦接到第二节点132。当双极晶体管130接通时，在功率晶体管110的栅极-源极电容两端的电压刚好通过双极晶体管130的集电极至发射极形成的电流通路充电。电平移位电路112包括偏置电路133，其耦接在第一节点131(功率晶体管(110)的栅极)和参考端子103之间。偏置电路133被配置为控制双极晶体管130的发射极电流以有利于功率晶体管110的源极-栅极电容的快速放电。
偏置电路133具有在第一节点131和参考端子103之间的与第一电流源136串联耦接的n沟道场效应晶体管134(NFET，标记为MN0)。晶体管134包括漏极、源极和栅极。漏极耦接到第一节点131，源极耦接到第一电流源136，并且栅极耦接到钳位电源端子116。第一电流源136耦接在晶体管134的源极与参考端子103之间。晶体管134响应于钳位电源电压VDD_CMP的建立而接通，并且允许偏置电路133从第一节点131接收电流ISRC1以偏置双极晶体管130。双极晶体管130作为射极输出器工作，其中第一节点131处的功率晶体管栅极电压VG_SW跟随晶体管基极的基极电压VB0，并且栅极电压VG_SW为VB0减去双极晶体管130的基极发射极电压VBE。
开关电路108还包括具有第一端子和第二端子的电阻器138(图1中标记为R3)。第一端子耦接到电源端子104，并且第二端子在第二节点132处耦接到基极。电平移位电路112包括控制电路139，其耦接到比较器输出端128、参考端子103且在第二节点132处耦接到基极。控制电路139包括控制输入端、电流输入端和参考输入端。控制输入端耦接到比较器输出端128以接收控制信号DIS_SW。当控制信号DIS_SW处于第一状态时，控制输入端具有第一状态，而当控制信号DIS_SW处于其第二状态时，控制输入端具有不同的第二状态。控制电路139具有电流输入端，其在第一节点131处耦接到双极晶体管130的基极。控制电路139具有耦接到参考端子103的参考输入端。在一个示例中，控制电路139还具有第二电流输入端。在操作中，响应于控制输入端具有第一状态(例如，响应于控制信号DIS_SW处于第一状态)，控制电路139在节点132处的电流输入端接收通过电阻器138的电流I1以接通双极晶体管130。响应于控制输入端具有第二状态(例如，响应于控制信号DIS_SW处于第二状态)，控制电路停止在电流输入端接收通过电阻器138的电流I1。控制电路139包括控制晶体管140(标记为MN0)、控制电流源142和具有第一开关144(标记为S1)和第二开关(标记为S2)的交换电路。第一开关144具有耦接到钳位电源端子116的第一端子，和耦接到控制晶体管140的栅极的第二端子。第二开关146具有耦接到控制晶体管140的栅极的第一端子，以及耦接到参考端子103的第二端子。
在一个示例中，控制晶体管140是NFET，其具有在第二节点132处耦接到基极的漏极、耦接到第三节点141的源极以及栅极。控制电流源142耦接在第三节点141与参考端子103之间。在操作中，交换电路响应于控制信号DIS_SW处于第一状态而接通第一开关144并关断第二开关146。这将控制晶体管140的栅极耦接到钳位电源端子116，并接通控制晶体管140。在此情况下，控制电流源142在第二节点从基极接收电流ISRC0，以使电流I1流过电阻器138。在电流输入端接收的电流的至少一部分是从电源端子104通过电阻器138提供的。双极晶体管130被配置为响应于控制电路139在电流输入端处接收到电流而接通，并且响应于控制电路139停止在电流输入端接收电流，功率晶体管110的栅极-源极电压VGS降低。电流I1在电阻器138(R3)两端建立电压，其降低双极晶体管130的基极电压VB0，且从而也降低第一节点131处的功率晶体管110的栅极电压VG_SW。在一个示例中，电流源142和电阻器138的电阻被设计为使得当控制信号DIS_SW处于第一状态时，建立的基极电压VB0和产生的栅极电压VG_SW保持功率晶体管110接通。
响应于控制输入端具有第二状态(例如，响应于控制信号DIS_SW处于第二状态)，交换电路关断控制晶体管140以停止在电流输入端接收电流Il。在图示的示例中，控制电路139通过关断第一开关144和接通第二开关146来响应控制信号DIS_SW到第二状态的变化，从而引起控制晶体管140关断并停止在电流输入端接收电流I1。结果，电阻器138两端的电压下降并且基极电压VB0朝电源电压VSUP上升。在此状态下，双极晶体管130的射极输出器配置使得第一节点处的栅极电压VG_SW相应上升，并有助于响应于控制信号DIS_SW处于第一状态而关断功率晶体管110。
在一个示例中，开关电路108还包括PFET 148(标记为MPl)和第二电阻器152。PFET148具有耦接到电源端子104的源极、在第二节点132处耦接到基极的漏极以及耦接到第四节点150的栅极。第二电阻器152(标记为R2)具有耦接到电源端子104的第一端子和在第四节点150处耦接到PFET的栅极的第二端子。在此示例中，控制电路139包括第二控制晶体管154(例如，标记为MN1的n沟道FET或NFET)，其具有漏极，该漏极与耦接到第四节点150的控制电路的第二电流输入端耦接。第二控制晶体管154还包括耦接到第三节点141的源极，以及栅极。此外，交换电路包括：第三开关156(标记为S3)，其具有耦接到钳位电源端子116的第一端子和耦接到第二控制晶体管154的栅极的第二端子；以及第四开关158(标记为S4)，其具有耦接到第二控制晶体管154的栅极的第一端子和耦接到参考端子103的第二端子。
响应于控制输入端具有第二状态(例如，响应于控制信号DIS_SW处于第二状态)，交换电路接通第三开关156并关断第四开关158以接通第二控制晶体管154。在此情况下，第二控制晶体管154在第二电流输入端接收等于来自控制电流源142的电流ISRC0的电流(从第四节点150处的第二电流输入端)，以使第二电流I2流过第二电阻器152。第二电流I2在第二电阻器152两端产生电压，并在PFET 148的源极和栅极之间提供非零栅极源极电压，其接通PFET 148。当PFET 148接通时，这有助于将第二节点132处的基极电压VB0快速升高至电源电压VSUP或朝向电源电压VSUP升高，并且双极晶体管130的射极输出器连接将第一节点131处的栅极电压VG_SW升高至接近电源电压VSUP以帮助快速关断功率晶体管110。响应于控制输入端具有第一状态(例如，响应于控制信号DIS_SW处于第一状态)，交换电路关断第三开关156并接通第四开关158以关断第二控制晶体管154。在此情况下，控制电路139停止在第二电流输入端接收通过第二电阻器152的第二电流I2以关断PFET 148。
在此示例中，相应第二开关146和第三开关156包括耦接到比较器输出端128的控制输入端，以根据在控制电路139的控制输入端接收的控制信号DIS_SW进行操作。图1中的交换电路包括反相器160，其具有输入端和输出端，该输入端耦接到比较器输出端128以接收控制信号DIS_SW，该输出端经耦接以提供反相控制信号xDIS_SW到相应第一开关144和第四开关158的控制输入端。图1包括表170，其示出开关144(S1)、146(S2)、156(S3)和158(S4)的状态以及根据控制信号DIS_SW的状态(例如，低或高)的功率晶体管110(MP0)，以进一步说明交换电路的操作。
在一个示例中，开关电路108还包括第二PFET 162(标记为MP2)。第二PFET 162具有耦接到电源端子104的源极、耦接到第一节点131的漏极和耦接到第四节点150的栅极。当交换电路响应于控制信号DIS_SW处于第二状态而接通第二控制晶体管154时，第四节点150处的电压小于第二PFET 162接通电压。这在功率晶体管110的源极和栅极之间产生低阻抗路径以进一步有利于功率晶体管110的源极-栅极电容的最快充电。
还参考图2-4，图2示出图1的高压保护开关电路108的示例的操作期间的信号，图3示出控制输入端具有第一状态(例如，控制信号DIS_SW处于第一状态)的图1的高压保护开关电路的示例，并且图4示出控制输入端具有第二状态(例如，控制信号DIS_SW处于第二状态)的开关电路108的示例。图2示出：具有示例曲线201的曲线图200，该曲线201示出在***100的操作时作为时间函数的电源电压VSUP；具有曲线211的曲线图200，该曲线211示出在输出端子106处的负载电压VLOAD；以及具有曲线221的曲线图220，该曲线221示出钳位电源电压VDD_CMP。曲线图200、210和220包括标为VNOM的标称电源电压电平的指示。在所示示例中，电源电压VSUP在时间T1增加超过由电阻分压器感测电路121、122和参考电压VREF确定的阈值，如曲线图230中所示，该图具有曲线231，其示出分压电源电压VSUP_DIV和相应参考电压VREF。图2还示出具有曲线241的曲线图240，该曲线图代表由比较器输出端128提供的控制信号DIS_SW，以及具有曲线251的曲线图250，其示出功率晶体管110的栅极-源极电压VGS。
在图2中的Tl之前以正常工作范围内的电源电压VSUP进行的操作中，并且如图3的电路图所示，控制信号DIS_SW处于第一状态并且控制电路139的控制输入端具有第一状态。交换电路接通第一控制晶体管140以允许来自控制电流源142的电流ISRC0沿着图3中的电流路径300通过电阻器138到第一控制晶体管140。这在电阻器138两端产生等于ISRC0*R3的压降。此外，在此状态下，第一电流源136向被配置为射极输出器的双极晶体管130提供偏置电流ISRC1。结果，第一节点131处的功率晶体管110的栅极被驱动至低于电源电压VSUP的电压，该电压等于VSUP-(ISRC0*R3+VBE)。在一个示例中，ISRC0和R3的值被设计为使得功率晶体管110的最大栅极-源极电压VGS不被超过。
如图4的电路示意图所示，当电源电压VSUP在Tl超过正常操作范围时(例如，达到或超过曲线图210中指示的最大电压VM)，比较器输出端128处的控制信号DIS_SW转换到第二状态(例如，高)，且控制电路139的控制输入端具有第二状态。作为响应，交换电路沿图4中的经由第二控制晶体管154的第二电流路径400将控制电流源142的电流ISRC0从第二电阻器152转移通过第二控制晶体管154。此电流I2产生等于ISRC0*R2的电压降，其快速接通晶体管148。这将第二节点132处的双极晶体管130的基极电压VB0上升至电源电压VSUP附近(连同第一节点131处的发射极端子)，从而使功率晶体管110的栅极极快速拉向电源电压VSUP。在此情况下，双极晶体管130本身仅使第一节点131的电压(VG_SW)拉到接近功率晶体管110的阈值电压的VSUP-VBE。在操作中，这仅可部分地关断功率晶体管110，并且当MP0的VGS等于QN0的VBE时，功率晶体管110可以具有在100K欧姆范围内或更大的漏源阻抗。在某些实施例中，在提供相对较弱的上升的同时，增加的晶体管162通过在第四节点150处降低的电压而接通，并且晶体管162完成在第一节点131处的栅极电压VG_SW的上升到与电源电压VSUP相同的电压，其在经过短暂关断时间T2-T1后在图2中的时间T2完全关断功率晶体管110。
所公开的示例提供用于在DC电源102的所有条件期间保护负载105免受过压条件的低功率快速关断的解决方案。在所示实现方式中，控制电路139和偏置电路133中仅DC电流是相应电流源142和136的电流ISRCO和ISRC1。实际上，这些电流可以根据功率晶体管110的期望关断速度而缩放。此外，高压开关电路108的电路***和电平移位电路112从低电压钳位电源电压VDD_CMP起开始操作，而无需任何独立高压侧电源。所公开的解决方案因此提供功率效率优点，优于使用以电源电压VSUP为参考的独立正极接地电源来建立用于接通和关断功率晶体管110的驱动的其他实现方式。此外，所公开的解决方案允许针对任何期望的载流能力和任何期望的工作电压对功率晶体管110进行缩放，其中所描述的关断电路***提供在负载105暴露于不期望的高电压之前响应于检测到DC电源102的潜在过电压条件而关断功率晶体管110的加速转变。
在权利要求的范围内，所描述的示例的修改是可以的，并且其他实现方式是可以的。

Claims (21)

1.一种开关电路，其包括：
电源端子；
参考端子；
功率晶体管，其具有源极、漏极和栅极，所述源极耦接到所述电源端子；
双极晶体管，其具有集电极、发射极和基极，所述集电极耦接到所述功率晶体管的所述源极，且所述发射极耦接到所述功率晶体管的所述栅极；
偏置电路，其耦接到所述功率晶体管的所述栅极；
电阻器，其具有第一端子和第二端子，所述第一端子耦接到所述功率晶体管的所述源极，且所述第二端子耦接到所述基极；和
控制电路，其具有控制输入端、电流输入端和参考输入端，所述电流输入端耦接到所述基极，所述参考输入端耦接到所述参考端子，所述控制电路被配置为响应于所述控制输入端具有第一状态而在所述电流输入端接收电流，并且响应于所述控制输入端具有第二状态而停止在所述电流输入端接收所述电流，其中所接收的电流的至少一部分通过所述电阻器从所述电源端子供应，所述双极晶体管被配置为响应于所述控制电路在所述电流输入端接收所述电流而接通，并且所述功率晶体管的栅极-源极电压响应于所述控制电路停止在所述电流输入端接收所述电流而降低。
2.根据权利要求1所述的开关电路，其中，所述偏置电路包括耦接在所述功率晶体管的所述栅极和所述参考端子之间的电流源。
3.根据权利要求1所述的开关电路，其中，所述控制电路包括：
控制晶体管，其具有漏极、源极和栅极，所述控制晶体管的所述漏极耦接到所述基极；
控制电流源，其耦接在所述控制晶体管的所述源极与所述参考端子之间；和
交换电路，其耦接到所述控制晶体管的所述栅极，所述交换电路被配置为：响应于所述控制输入端具有所述第一状态而接通所述控制晶体管以在所述电流输入端接收所述电流；并且响应于所述控制输入端具有所述第二状态而关断所述控制晶体管以停止在所述电流输入端接收所述电流。
4.根据权利要求3所述的开关电路，其还包括：
PFET，其具有源极、漏极和栅极；和
第二电阻器，其具有耦接到所述PFET的所述源极的第一端子和耦接到所述PFET的所述栅极的第二端子；
其中，所述控制电路包括耦接到所述PFET的所述栅极的第二电流输入端，所述控制电路被配置为响应于所述控制输入端具有所述第二状态而在所述第二电流输入端接收第二电流以接通所述PFET，并且响应于所述控制输入端具有所述第一状态而停止在所述第二电流输入端接收所述第二电流以关断所述PFET。
5.根据权利要求4所述的开关电路，其中：
所述控制电路包括具有漏极、源极和栅极的第二控制晶体管，所述第二控制晶体管的所述漏极耦接到所述PFET的所述栅极，所述第二控制晶体管的所述源极耦接到所述控制晶体管的所述源极；并且
所述交换电路耦接到所述第二控制晶体管的所述栅极并且被配置为：响应于所述控制输入端具有所述第二状态而接通所述第二控制晶体管以在所述第二电流输入端接收所述第二电流；并且响应于所述控制输入端具有所述第一状态而关断所述第二控制晶体管以停止在所述第二电流输入端接收所述第二电流。
6.根据权利要求5所述的开关电路，其中，所述交换电路包括：
第一开关，其具有第一端子和第二端子，所述第一端子耦接到具有比所述电源端子的第一电压低的钳位电源电压的钳位电源端子，并且所述第二端子耦接到所述控制晶体管的所述栅极；
第二开关，其具有第一端子和第二端子，所述第一端子耦接到所述控制晶体管的所述栅极，并且所述第二端子耦接到所述参考端子；
第三开关，其具有第一端子和第二端子，所述第一端子耦接到所述钳位电源端子，并且所述第二端子耦接到所述第二控制晶体管的所述栅极；和
第四开关，其具有第一端子和第二端子，所述第一端子耦接到所述第二控制晶体管的所述栅极，并且所述第二端子耦接到所述参考端子。
7.根据权利要求6所述的开关电路，其中：
所述交换电路包括具有输入端和输出端的反相器，所述输入端耦接到所述控制电路的所述控制输入端，并且所述输出端耦接到所述第一开关和所述第四开关的控制输入端，以响应于所述控制输入端具有所述第一状态而接通所述第一开关和所述第四开关并且响应于所述控制输入端具有所述第二状态而关断所述第一开关和所述第四开关；并且
所述第二开关和所述第三开关的控制输入端耦接到所述比较器输出端以响应于所述控制输入端具有所述第一状态而关断所述第二开关和所述第三开关并且响应于所述控制输入端具有所述第二状态而接通所述第二开关和所述第三开关。
8.根据权利要求5所述的开关电路，其还包括具有源极、漏极和栅极的第二PFET，所述源极耦接到所述电源端子，所述漏极耦接到所述功率晶体管的所述栅极，并且所述栅极耦接到所述PFET的所述栅极。
9.根据权利要求5所述的开关电路，其中，所述交换电路包括：
第一开关，其具有第一端子和第二端子，所述第一端子耦接到具有比所述电源端子的第一电压低的钳位电源电压的钳位电源端子，并且所述第二端子耦接到所述控制晶体管的所述栅极；和
第二开关，其具有第一端子和第二端子，所述第一端子耦接到所述控制晶体管的所述栅极，并且所述第二端子耦接到所述参考端子。
10.根据权利要求9所述的开关电路，其中：
所述交换电路包括具有输入端和输出端的反相器，所述输入端耦接到所述控制电路的所述控制输入端，并且所述输出端耦接到所述第一开关的所述控制输入端以响应于所述控制输入端具有所述第一状态而接通所述第一开关，并且响应于所述控制输入端具有所述第二状态而关断所述第一开关；和
所述第二开关的控制输入端耦接到所述比较器输出端以响应于所述控制输入端具有所述第一状态而关断所述第二开关并且响应于具有所述控制输入端所述第二状态而接通所述第二开关。
11.根据权利要求4所述的开关电路，其还包括具有源极、漏极和栅极的第二PFET，所述源极耦接到所述电源端子，所述漏极耦接到所述功率晶体管的所述栅极，并且所述栅极耦接到所述PFET的所述栅极。
12.根据权利要求1所述的开关电路，其还包括：
PFET，其具有源极、漏极和栅极，所述源极耦接到所述电源端子，并且所述漏极耦接到所述基极；和
第二电阻器，其具有第一端子和第二端子，所述第一端子耦接到所述电源端子，并且所述第二端子耦接到所述PFET的所述栅极；
其中，所述控制电路包括耦接到所述PFET的所述栅极的第二电流输入端，所述控制电路被配置为响应于所述控制输入端具有所述第二状态而在所述第二电流输入端接收第二电流以接通所述PFET，并且响应于所述控制输入端具有所述第一状态而停止接收所述第二电流以关断所述PFET。
13.根据权利要求12所述的开关电路，其还包括具有源极、漏极和栅极的第二PFET，所述源极耦接到所述电源端子，所述漏极耦接到所述功率晶体管的所述栅极，并且所述栅极耦接到所述PFET的所述栅极。
14.一种电路，其包括：
双极晶体管，其具有集电极、发射极和基极，所述集电极适于耦接到电源端子，发射极适于耦接到功率晶体管的控制端子；
偏置电路，其适于耦接到所述功率晶体管的所述控制端子；
电阻器，其具有第一端子和第二端子，所述第一端子适于耦接到电源端子，并且第二端子耦接到所述基极；和
控制电路，其具有控制输入端、电流输入端和参考输入端，所述电流输入端耦接到所述基极，所述参考输入端适于耦接到参考端子，所述控制电路被配置为响应于所述控制输入端具有第一状态而在所述电流输入端接收电流，并且响应于所述控制输入端具有第二状态而停止在所述电流输入端接收所述电流，其中所接收的电流的至少一部分通过所述电阻器从所述电源端子供应，所述双极晶体管被配置为响应于所述控制电路在所述电流输入端接收所述电流而接通，并且所述功率晶体管的栅极-源极电压响应于所述控制电路停止在所述电流输入端接收所述电流而降低。
15.根据权利要求14所述的电路，其中，所述控制电路包括：
控制晶体管，其具有漏极、源极和栅极，所述控制晶体管的所述漏极耦接到所述基极；
控制电流源，其耦接在所述控制晶体管的所述源极与所述参考端子之间；和
交换电路，其耦接到所述控制晶体管的所述栅极，所述交换电路被配置为：响应于所述控制输入端具有所述第一状态而接通所述控制晶体管以在所述电流输入端接收所述电流；并且响应于所述控制输入端具有所述第二状态而关断所述控制晶体管以停止在所述电流输入端接收所述电流。
16.根据权利要求14所述的电路，其还包括：
PFET，其具有源极、漏极和栅极，所述源极耦接到所述电源端子，并且所述漏极耦接到所述基极；和
第二电阻器，其具有第一端子和第二端子，所述第一端子耦接到所述电源端子，并且所述第二端子耦接到所述PFET的所述栅极；
其中，所述控制电路包括耦接到所述PFET的所述栅极的第二电流输入端，所述控制电路被配置为响应于所述控制输入端具有所述第二状态而在所述第二电流输入端接收第二电流以接通所述PFET，并且响应于所述控制输入端具有所述第一状态而停止接收所述第二电流以关断所述PFET。
17.根据权利要求16所述的电路，还包括第二PFET，其具有源极、漏极和栅极，所述源极耦接到所述电源端子，所述漏极耦接到所述功率晶体管的所述控制端子并且所述栅极耦接到所述PFET的所述栅极。
18.一种保护***，其包括：
钳位电源电路，其具有耦接到电源端子的输入端和用于提供比所述电源端子的电压低的钳位电源电压的输出端；
感测电路，其具有输入端和输出端，所述输入端耦接到所述电源端子；
比较器，其具有第一输入端、第二输入端和比较器输出端，所述第一输入端耦接到所述感测电路的所述输出端，所述第二输入端耦接到电压参考端，并且所述比较器输出端响应于所述感测电路的所述输出的电压小于所述电压参考端的参考电压而具有第一状态，并且响应于所述感测电路的所述输出端的电压大于所述参考电压而具有第二状态；
功率晶体管，其具有源极、漏极和栅极，所述源极耦接到所述电源端子，并且所述漏极耦接到输出端子；
双极晶体管，其具有集电极、发射极和基极，所述集电极耦接到所述电源端子，并且所述发射极耦接到所述功率晶体管的所述栅极；
偏置电路，其耦接在所述功率晶体管的所述栅极和参考端子之间，所述偏置电路被配置为控制所述双极晶体管的发射极电流；
电阻器，其具有耦接到所述电源端子的第一端子，和耦接到所述基极的第二端子；和
控制电路，其具有控制输入端、电流输入端和参考输入端，所述控制输入端耦接到所述比较器输出端，所述电流输入端耦接到所述基极，并且所述参考输入端耦接到所述参考端子，所述控制电路被配置为响应于所述比较器输出端具有所述第一状态而在所述电流输入端接收电流，并且响应于所述比较器输出端具有所述第二状态而停止在所述电流输入端接收所述电流。
19.根据权利要求18所述的保护***，其中，所述控制电路包括：
控制晶体管，其具有漏极、源极和栅极，所述控制晶体管的所述漏极耦接到所述基极；
控制电流源，其耦接在所述控制晶体管的所述源极与所述参考端子之间；和
交换电路，其耦接到所述控制晶体管的所述栅极，以：响应于所述比较器输出端处于所述第一状态而接通所述控制晶体管以在所述电流输入端接收所述电流；并且响应于所述比较器输出端处于所述第二状态而关断所述控制晶体管以停止在所述电流输入端接收所述电流。
20.根据权利要求18所述的保护***，其还包括：
PFET，其具有源极、漏极和栅极，所述源极耦接到所述电源端子，并且所述漏极耦接到所述基极；和
第二电阻器，其具有第一端子和第二端子，所述第一端子耦接到所述电源端子，并且所述第二端子耦接到所述PFET的所述栅极；
其中，所述控制电路包括耦接到所述PFET的所述栅极的第二电流输入端，所述控制电路被配置为响应于所述比较器输出端具有所述第二状态而在所述第二电流输入端接收第二电流，并且响应于所述比较器输出端具有所述第一状态而在所述第二电流输入端处停止接收所述第二电流。
21.根据权利要求20所述的保护***，其还包括具有源极、漏极和栅极的第二PFET，所述源极耦接到所述电源端子，所述漏极耦接到所述功率晶体管的所述栅极，并且所述栅极耦接到所述PFET的所述栅极。
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