CN113488088A - 存储器器件及操作其存储器单元的方法 - Google Patents

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Abstract

一种存储器器件，包括多个存储器单元。每个存储器单元包括具有第一源极/漏极端子、第二源极/漏极端子和栅极的多栅极FeFET，该栅极具有多个铁电层，该铁电层被配置为使得铁电层中的每个具有相应的唯一切换电场。本发明的实施例还涉及一种操作存储器单元的方法。

Description

存储器器件及操作其存储器单元的方法
技术领域
本发明的实施例涉及存储器器件及操作其存储器单元的方法。
背景技术
铁电场效应晶体管(FeFET)是一种场效应晶体管，包括夹在器件的栅极电极与源极-漏极导电区之间的铁电材料。铁电体中的永久电场极化会使这种类型的器件在没有电偏置的情况下保持晶体管的状态(导通或截止)。基于FeFET的器件用于FeFET存储器或铁电随机存取存储器(FeRAM)中。
发明内容
根据本发明实施例的一个方面，提供了一种包括多个存储器单元的存储器器件，每个存储器单元包括：多栅极铁电栅场效应晶体管(FeFET)，包括：第一源极/漏极端子；第二源极/漏极端子；以及栅极，包括多个铁电层，铁电层被配置为使得铁电层中的每个具有相应的唯一切换电场。
根据本发明实施例的另一个方面，提供了一种存储器器件，包括：多位存储器单元的阵列，以行和列布置，行中的每个具有对应字线，列中的每个具有对应源极位线、对应读位线和对应写位线；多个存取晶体管，各自具有连接至多位存储器单元中的相应一个的第一源极/漏极端子、连接至对应列的写位线的第二源极/漏极端子、以及连接至对应行的字线的栅极端子；其中，多位存储器单元中的每个包括铁电场效应晶体管(FeFET)，FeFET具有耦合至对应列的源极位线的第一源极/漏极端子、耦合至对应列的读位线的第二源极/漏极端子、以及包括N个铁电层(N是大于1的正整数)的栅极，N个铁电层被配置为使得FeFET具有2N个阈值电压(Vt)电平。
根据本发明实施例的又一个方面，提供了一种操作存储器单元的方法，包括：提供存储器单元，存储器单元包括具有源极、漏极和栅极的多栅极铁电栅极场效应晶体管(FeFET)；向栅极施加第一预定信号，以将第一数据值写入至存储器单元的第一位；向栅极施加第二预定信号以将第一数据值写入至存储器单元的第二位。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。另外，附图是说明性的，作为本发明的实施例的实例，而并不意图进行限制。
图1A是示意性地示出了根据所公开的实施例的多位存储器单元的实例的框图。
图1B是示意性地示出了根据所公开的实施例的图1A中所示的多位存储器单元的替代方面的框图。
图1C是示意性地示出了根据所公开的实施例的图1A和图1B所示的多位存储器单元的替代方面的框图。
图2是示出了根据所公开的实施例的用于由施加的电场感应的极化的铁电材料的磁滞曲线的图。
图3至图6是铁电栅极结构的框图，示出了根据所公开的实施例的图2中所示的极化状态。
图7是示出了根据所公开的实施例的用于多栅极FeFET的单个铁电栅极层的两个阈值电压(Vt)电平的图。
图8是示出了根据所公开的实施例的包括多栅极FeFET的两个铁电栅极层的栅极结构的框图。
图9是示出了根据所公开的实施例的包括多栅极FeFET的两个铁电栅极层的替代栅极结构的框图。
图10是示出了根据所公开的实施例的图8和图9所示的栅极结构的各方面的顶视图。
图11是示出了根据所公开的实施例的双栅FeFET的Vt电平的图。
图12至图15是示出了根据公开的实施例的图1A中所示的多位存储器单元的部分的框图，示出了对应于图11中所示的Vt电平的极化。
图16是示出了根据所公开的实施例的包括诸如图1A至图1C所示的多位存储器单元的存储器器件的实例的示意图。
图17是示出了根据所公开的实施例的图16中所示出的存储器器件的另一方面的框图。
图18是示出了根据所公开的实施例的存储器单元写电压与最小切换电压之间的实例关系的图。
图19是示出了根据所公开的实施例的与图18中所示的写电压对应的铁电层的实例切换转变的图。
图20是示出了根据所公开的实施例的用于操作多位存储器单元的实例方法的流程图。
图21是示意性地示出了根据所公开的实施例的多位存储器单元的一般实例的框图。
图22是示出了根据所公开的实施例的图21的一般多位存储器单元的Vt电平的图。
图23是示意性地示出了根据所公开的实施例的四栅多位存储器单元的框图。
图24是示出了根据所公开的实施例的用于图23的多位存储器单元的存储器单元写电压与最小切换电压之间的实例关系的图。
图25是示出了根据所公开的实施例的与图24中所示的写电压对应的铁电层的实例切换转变的图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
铁电场效应晶体管(FeFET)是一种场效应晶体管，包括夹在器件的栅极电极与源极-漏极导电区之间的铁电材料。铁电体中的永久电场极化会使这种类型的器件在没有电偏置的情况下保持晶体管的状态(导通或截止)。此外，基于FeFET的器件可用于FeFET存储器或FeRAM中。
铁电材料通常代替FET的栅极氧化物。通过经由晶体管栅极与晶体管沟道之间的电压施加电场来引起切换。具体地，对于n沟道晶体管，在施加足够高的正电压脉冲之后进行铁电切换会导致阈值电压(Vt)向更低的阈值电压值偏移。对于p沟道晶体管，负电压脉冲会导致阈值电压向更高的阈值电压值偏移。
集成电路存储器的一种常见类型是静态随机存取存储器(SRAM)器件。典型的SRAM存储器器件具有存储器单元阵列。每个存储器单元使用例如六个晶体管，这些晶体管连接在上参考电位与下参考电位(通常为地面)之间，使得两个存储节点中的一个可被要存储的信息占据，而互补信息则存储在另一个存储节点上。虽然SRAM可在不加电的情况下将数据保存在存储器阵列中，但它具有易失性，因为在不加电的情况下，数据最终会丢失。此外，典型的SRAM构造占据相对大的面积。
FeRAM通常具有较小的面积，与传统的SRAM相比，其尺寸可能小25％。一些公开的实施例提供一种能够存储多个数据位的存储器单元，从而进一步减小了存储器单元所需的面积。更具体地，所公开的实例包括具有带有源极、漏极和栅极的多栅极FeFET的存储器单元，其中，栅极具有多个铁电层，所述多个铁电层被配置为使得每个铁电层具有相应的唯一切换电场。一些实例可包括具有不同尺寸的铁电层的竖直堆叠，并且因此每个铁电层具有不同的切换电场。继而提供比传统的FeFET存储器单元具有更多Vt值的FeFET器件。因此，提供多级写操作和多级读操作，从而允许具有多个存储位的存储器单元与单个位FET单元占据相似的面积。这样可减少每个存储位的有效器件面积。可在后道工序(BEOL)或中间工序(MEOL)工艺中提供这种多个铁电层，从而提供制造灵活性。
图1A示出了根据所公开的实例的多位存储器单元100的各方面。多位存储器单元100包括具有衬底112的多栅极FeFET 101，该衬底112可以是例如绝缘体上半导体(SOI)衬底或体半导体衬底的半导体层。FeFET 101包括一对源极区114/漏极区116，它们具有第一掺杂类型，并且在衬底112内分别布置在沟道区118的相对侧上。沟道区118具有与第一掺杂相反的第二掺杂类型，并且在衬底112中横向布置在源极区114/漏极区116之间。
第一掺杂类型和第二掺杂类型可例如分别是n型和p型，反之亦然。
图1B示出了可选的实施例，其中衬底112限定了从其延伸的鳍113。源极区114/漏极区116具有第一掺杂类型，并且在衬底112内分别布置在沟道区118的相对侧上，所述沟道区118具有与第一掺杂类型相反的第二掺杂类型。
FeFET 101包括栅极110，所述栅极110具有在衬底112上方横向布置在源极区114/漏极区116之间的栅极金属层126，并且通过非铁电栅极氧化物124与衬底112间隔开。在一些实例中，非铁电栅极氧化物材料是二氧化硅。栅极电极126是导电的，并且可包括金属、掺杂的多晶硅或其组合。在所示的实施例中，栅极电极126通过导电竖直互连通路(通孔)128电耦合至BEOL铁电栅极结构。
导电通孔128可以是布置在衬底112上方的BEOL互连结构的一部分。互连结构可包括具有导电线、导电通孔和/或***介电层(例如，层间介电(ILD)层)的多层互连(MLI)结构。互连结构可提供各种物理和电连接，包括栅极通孔128。导电线可包括铜、铝、钨、钽、钛、镍、钴、金属硅化物、金属氮化物、多晶硅、其组合和/或可能包括一个或多个层或内衬的其他材料。***介电层(例如，ILD层)可包括二氧化硅、氟化硅玻璃(FGS)、SILK(密歇根州的Dow Chemical的产品)，BLACK DIAMOND(Santa Clara,Calif.的Applied Materials的产品)和/或其他合适的绝缘材料。MLI结构可通过CMOS制造中典型的合适工艺形成，诸如CVD、PVD、ALD、电镀、旋涂和/或其他工艺。
所示的FeFET 101的栅极110包括多个铁电层，所述多个铁电层被配置为使得每个铁电层具有相应的唯一切换电场。在示出的实例中，栅极110包括处于堆叠布置中的第一铁电层120a和第二铁电层120b。栅极金属层130邻接铁电层120b的一侧，并通过通孔128连接至栅极电极126。缓冲层132位于铁电层120a与铁电层120b之间，并且导电栅极端子134位于铁电层120a上。在可选的实施例中，铁电层120a、120b形成在非铁电栅极氧化物124正上方以形成复合栅极结构。
铁电层120a、120b可在靠近非铁电栅极氧化物124的FEOL工艺层中形成，或如图1B的实例所示，铁电层120a、120b以MEOL或BEOL工艺形成并且通过通孔128连接至栅极金属层126。在另外的实例中，铁电层120a、120b以用于FinFET、纳米片的MEOL或BEOL工艺或其他全环绕栅极技术形成。
在图1A和图1B中，铁电层120a和120b都是平面结构。其他实施例可采用具有其他形状和布置的铁电层。图1C示出了FeFET 101的实例，该FeFET 101包括具有鳍结构113的衬底112，如图1B的实例所示。图1C还示出了平面铁电层120以及若干个另外的实例铁电层。除了平面铁电层120a之外，图1C示出了实例铁电层，包括T形铁电层121a、薄平面铁电层121b、厚鳍状铁电层121c和更薄的铁电层121d。为了简单起见，在图1C中省略多位存储器单元100的其他结构。
铁电材料是一种绝缘体，其中由施加的电场E感应的极化P示出如图2所示的磁滞曲线。图2示出了当改变施加到铁电层上的电场时的四个状态。图3至图6示出了图2所示的四个状态，用于位于诸如栅极端子130、134和缓冲层132等金属层之间的铁电层120a中的一个的实例。为简单起见，图3至图6仅示出了位于导电栅极端子134和缓冲层132之间的第一铁电层120a。图3示出了通过在顶部端子134与下部端子132之间施加电压而产生的正电场，如由向下指向的箭头所示，从而产生极化P。图2所示的状态1是用于写入数据1的情况，其中所示的极化P是由高于正临界电场Ec的电场产生的。如图4所示，当去除施加的电场时，极化状态保持为如图2的状态2所示，即数据高或1状态。为了写入数据0，如图5所示，施加低于负临界场Ec的负电场，使感应极性P反转，从而产生图2所示的状态3。如图6所示，当去除外部电场时，铁电状态保持为0状态。
因此，取决于铁电材料的极化，形成FeFET 101的栅极110的一层的第一铁电层120a具有两个阈值电压(Vt)电平。图7示出了单个铁电栅极层(诸如铁电层120a或120b)的两个Vt电平。如图7所示，建立了两个不同的Vt值，它们对应于结合图2至图5描述的铁电栅极材料的两种状态。Vt1电平对应于图3所示的1状态，而Vt0电平对应于图5所示的0状态。因此，仅具有一个铁电栅极层的传统的基于FeFET的存储器单元可存储单个存储位的两种状态。
如上所述，图1A所示的FeFET 101的栅极110具有两个铁电层120a和120b。图8和图9示出了栅极110的部分的实例，包括第一铁电层120a和第二铁电层120b、栅极端子130和134以及缓冲层132。在图8的实例中，缓冲层132由金属或另一种合适的导电材料形成。图9示出了可选的实施例，其中，缓冲层132’由非导电材料形成。如图8所示，向栅极端子130和134施加的电压以及由此产生的电场与导电缓冲层132均匀分布。对于图9所示的非导电缓冲层132’，电压和所得的电场可在铁电层120a或120b的边缘处弯曲。在另外的实施例中，可省略缓冲层132。
铁电层120a和120b中的每一个被配置为具有相应的唯一切换电场。在图8和图9所示的实例中，平面铁电层120a和120b的表面积不同，这使得铁电层120a和120b的切换电场不同。图10是铁电层120a和120b的示意性顶视图，概念上示出了尺寸或表面积的差异，示出了铁电层120a的面积小于铁电层120b的面积。所示的铁电层120a和120b是平面结构，如此，表面积是变化的。然而，具有其他形状和面积的铁电层在本发明的范围内，只要铁电层表现出不同的切换电场即可。
通常，具有较小面积的铁电层120a或120b将具有较大的电压降，因此与具有较大面积的层相比，具有更高的切换电场。如果这两层具有相同的厚度并由相同的铁电材料形成，则面积较小的那一层将首先切换，或以较低的电压电平切换。为了切换面积较大的层，需要对栅极端子施加更高的电压电平。如下面进一步描述，具有相应不同的表面积A1和A2的两个铁电层120a和120b产生具有多个阈值电压的FeFET。
更具体地，导电栅极端子130、134和缓冲层132被电介质铁电层120a和120b分开，从而形成电容器C1和C2。相应铁电层120a和120b的不同表面积使得这些铁电层具有相应不同的切换电场。如此，可个别地控制栅极110的各个铁电层120a和120b以提供四种不同的Vt电平，如图11所示，从而允许包括FeFET 101的多位存储器单元100存储四种不同的数据状态。图12至图15示出了对应于图11所示的四个Vt电平的每个铁电层120a和120b的极化。图12示出了Vt00阈值电压的极化，其中，铁电层120a和120b都处于0状态。图13示出了Vt01阈值电压的极化，其中，第一铁电层120a处于0状态，而第二铁电层120b处于1状态。图14示出了Vt10阈值电压的极化，其中，第一铁电层120a处于1状态，而第二铁电层120b处于0状态。图15示出了Vt11阈值电压的极化，其中，铁电层120a和120b都处于1状态。
图16示出了具有以行和列布置的多位存储器单元100的阵列202的存储器器件200的实例。每个行具有对应字线WL。每个列具有对应源极位线SBL、对应读位线RBL和对应写位线WBL。可由任何适当的处理器件实现的存储器控制器210被配置为基于接收到的存储器地址来控制信号向适当的字线WL和位线SBL、RBL和WBL的施加。I/O电路220连接至位线SBL、RBL和WBL，以响应于控制器210读取和写入来自存储器单元100的数据。根据公开的实例的存储器器件200的操作将在下面进一步讨论。
图17示出了存储器器件200的其他方面，其中，多位存储器单元100包括上面讨论的FeFET 101。图17示出了存储器单元100中的一个的实例，以及其与字线WL和位线SBL、RBL和WBL的连接。更具体地，多位存储器单元100的一个源极/漏极端子114连接至源极位线SBL，而另一源极/漏极端子116连接至读位线RBL。存取晶体管230连接在写位线WBL与栅极端子134之间。更具体地，每个存储器单元100具有相应存取晶体管230，其中，存取晶体管230的一个源极/漏极端子连接至其相应的多位存储器单元100的栅极端子134，而另一源极/漏极端子连接至对应列的写位线WBL。存取晶体管230的栅极端子连接至阵列202的对应行的字线WL。
如上所述，存储器单元100是多位存储器单元(即，能够存储多个数据位，而不是像传统存储器单元一样仅存储单个数据位)。多位存储器单元100包括FeFET 101，在图17的实例中，其栅极110具有两个铁电层，其中，铁电层120a和120b被配置为使得FeFET 101具有4种Vt电平，如下面进一步解释。
对多位存储器单元100写入，对应的字线WL为导通状态(即逻辑1或高电平)。在图17所示的实例中，存取晶体管230是NMOS晶体管，因此高字线信号使存取晶体管230导通，从而将写位线WBL连接至FeFET101的栅极端子134。对于写操作，源极位线SBL和读位线RBL连接至相同的电位，而写位线WBL连接至具有不同极性的另一电位。写位线WBL与读位线RBL和源极位线SBL之间的电位差称为写电压Vw。
从低到高以及从高到低扫描写电压Vw可产生四个不同的阈值状态，分别表示为00、01、10和11，如上面讨论的图11的转变状态图中所示。四个不同的阈值电压V00、V01、V10和V11对应于两位存储器单元100的四个不同的数据状态00、01、10和11。更具体地，对于具有两个铁电层120a和120b的图17的FeFET 101，写电压Vw具有将使第一铁电层120a切换状态的一个最小电平Vc1和将使第二铁电层120b切换状态的第二最小电平Vc2。
如上所述，写位线WBL与读位线RBL和源极位线SBL之间的电位差是写电压Vw。第一铁电层120a和第二铁电层120b上的相应电压降共同构成总写电压Vw。可根据第一铁电层120a和第二铁电层120b的相应电容来确定铁电层120a和120b的总写电压Vw的相应部分VFe1和VFe2，如下所示。
VFe1＝Vw*C2/(C1+C2) (1)
VFe2＝Vw*C1/(C1+C2) (2)
C1和C2是相应第一铁电层120a和第二铁电层120b的电容，并且可计算如下。
C1＝∈A1/d (3)
C2＝∈A2/d (4)
∈是介电常数，A1和A2是第一铁电层120a和第二铁电层120b的面积，d是第一铁电层120a和第二铁电层120b的厚度(即，导电板之间的距离)。在示出的实例中，第一铁电层120a和第二铁电层120b串联连接，因此相应电容C1和C2串联。然而，铁电层120a和120b的其他连接，诸如并联连接，在本发明的范围内。由于铁电层120a和120b的介电常数∈和厚度d相同，因此电容C1和C2将随着相应面积A1和A2的变化而变化。
可如下计算将导致相应第一铁电层120a和第二铁电层120b切换状态的最小写电压Vw电平Vc1和Vc2。
Vc1＝Ec1*d*(C1+C2)/C2 (5)
Vc2＝Ec2*d*(C1+C2)/C1 (6)
Ec1和Ec2是切换电场电场，以将铁电层120a和120b从0状态写入1状态。为了将铁电层120a和120b从1状态切换到0状态，施加了–Vc1和–Vc2。
如此，具有两个具有不同的切换电场的铁电层120a和120b的栅极110具有四种不同的状态，这是由于施加在栅极电极130和134两端的电压电平不同所导致的。因此，对于具有两个铁电层120a和120b的双栅FeFET101，存在四种不同的Vw电压，这些电压导致铁电层120a和120b切换状态：Vw1、Vw2、Vw3和Vw4。图18示出了根据一些实例的写电压Vw1-Vw4与切换电压±Vc1和±Vc2之间的关系。在图18的实例中，写电压Vw1大于Vc1但小于Vc2(即，Vc1<Vw1<Vc2)，并且写电压Vw2大于Vc2(即，Vw1>Vc2)。此外，写电压Vw3小于–Vc1但大于–Vc2(即，–Vc2<Vw3<–Vc1)，并且写电压Vw4小于–Vc2(即，Vw4<–Vc2)。
在一些实例中，Vc1为约±0.25V，而Vc2为约±0.5v。在一些实施方式中，可能期望基于铁电层120a和120b的相对尺寸来计算写电压。例如，可分别基于第一铁电层120a和第二铁电层120b的相对面积A1和A2来计算特定的写电压。第二铁电层120b的面积A2可比第一铁电层120a的面积A1大n(n>0)倍。
A2＝n*A1 (7)
如果铁电层120a和120b的介电常数∈和厚度(即，距离d)相同，则铁电层的电容遵循面积关系。
C2＝n*C1 (8)
然后，可如下所示计算最小写电压Vc1和Vc2。
Vc1＝Ec1*d*(n+1)/n (9)
Vc2＝Ec2*d*(n+1) (10)
如上所述，E1和E2是用于改变(即写入)相应第一铁电层120a和第二铁电层120b的状态的电场。因此，如果n＝2(即，第二铁电层120b的面积是第一铁电层12a的面积的两倍)，则
Vc1＝1.5Ec1*d (11)
Vc2＝3Ec2*d (12)
图20是说明用于将数据写入至多栅极FeFET存储器单元(诸如，以上公开的存储器单元100)的一般方法150的流程图。在步骤152中，提供存储器单元，诸如多位存储器单元100。所提供的存储器单元包括多栅极FeFET 101，所述多栅极FeFET 101包括源极、漏极和栅极。在步骤154中，向栅极施加第一预定信号，诸如Vw1写电压，以将第一数据值写入多位存储器单元100的一个位(例如，01)。在步骤156中，向栅极施加第二预定信号，诸如Vw2写电压，以写入存储器单元的第二位(例如，11)。
更具体地，在图19中示出了对于写电压Vw1-Vw4的铁电层120a和120b的可能的切换转变。在00状态下，第一铁电层120a和第二铁电层120b均处于0状态。向写位线WBL施加写电压Vw1(即，大于Vc1但小于Vc2)使得第一铁电层120a从0状态变为1状态，而第二铁电层的状态保持不变。因此，处于00状态的双栅存储器单元100转变为01状态。向写位线WBL施加写电压Vw2(即，大于Vc2)使得第二铁电层120b从0状态变为1状态，因此处于01状态的双栅存储器单元100转变为11状态。然而，由于Vw2的写电压高于Vc1和Vc2的电压电平，因此向WBL施加Vw2写电压将使得铁电层120a和120b都从0转变为1。因此，当存储器单元100处于00状态时，向WBL施加Vw2写电压将使得铁电层120a和120b都切换到11状态，从而将存储器单元直接从00状态写入11状态。
向写位线WBL施加写电压Vw3(即，小于–Vc1但大于–Vc2)使得第一铁电层120a从1状态变为0状态，而第二铁电层的状态保持不变。因此，处于11状态的双栅存储器单元100转变为10状态。向写位线WBL施加写电压Vw4(即，小于–Vc2)使得第二铁电层120b从1状态变为0状态，因此处于10状态的双栅存储器单元100转变为00状态。然而，由于Vw4的写电压低于–Vc1和–Vc2的电压电平，因此向WBL施加Vw4写电压将使得铁电层120a和120b都从1转变为0。因此，当存储器单元100处于11状态时，向WBL施加Vw4写电压将使得铁电层120a和120b都切换到00状态，从而将存储器单元直接从11状态写入00状态。
此外，当存储器单元100处于01状态时，向WBL施加Vw3写电压将使得第一铁电层120a转变为0状态，从而将存储器单元100从01状态写入为00状态。类似地，当存储器单元100处于10状态时，向WBL施加Vw1写电压将使得第一铁电层120a转变为1状态，从而将存储器单元100从10状态写入11状态。
再次参考图20，方法150还包括在步骤158中向栅极施加第三预定信号以进行数据读取过程。在步骤160中，确定FeFET源极与漏极之间的信号，并在步骤162中基于此确定存储在存储器单元100中的数据。
更具体地，为了从双栅存储器单元100读取数据，字线WL上的信号为高，从而导通存取晶体管230。向写位线WBL并因此向FeFET 101的栅极110施加读电压Vread。在某些实例中，读电压Vread在–Vc1与Vc1之间，如图18所示。在读位线RBL与源极位线SBL之间通过的电压或电流将根据四种不同的Vt状态而变化(参见图11)。使用包括在I/O电路220中的多位读出放大器读取所得的电流或电压，从而从双栅存储器单元100获得2位数据。
如上所述，可通过改变铁电层120a和120b的表面积来实现铁电层120a和120b的唯一切换电场。通过改变其他因素，可选的实施例可为铁电层120a和120b中的每一个实现唯一切换电场。例如，在一些实施例中，铁电层120a和120b的面积可相同，而铁电层120a和120b的介电常数被改变以为铁电层120a和120b实现相应不同的切换电场。
通常，具有较低介电常数的铁电层将具有较大的电压降，因此与具有较大介电常数的铁电层相比，具有更高的切换电场。例如，如果两个铁电层120a和120b具有相同的厚度d(即，如图8和图9所示的竖直尺寸)并且还具有相同的表面积，但具有不同的介电常数，则具有较低介电常数的层将首先切换，即以较低的写电压Vw。为了切换具有较高介电常数的层，在栅极端子130和134两端施加了更强的电压。由于不同的铁电层响应于不同的施加电压(即，由于不同的切换电场而产生)而切换，因此多栅极FeFET 101将表现出如上所述的多个阈值电压。
图21示出了根据所公开的实例的存储器单元300的一般情况。与图1A至图1C所示的实施例一样，存储器单元300包括具有N个铁电层(N是大于1的正整数)的多栅极FeFET301，包括铁电层120a、120b，……，120N。图21所示的实例具有以堆叠配置布置的N个铁电层，其中，铁电层的尺寸(即，表面积)从顶部到底部逐渐变大。其他配置在本发明的范围内。
在图1A至图1C所示的多位存储器单元100的FeFET 101中，N＝2。与图1A至图1C所示的FeFET 101一样，图21所示的FeFET 301的栅极110包括多个铁电层，所述多个铁电层被配置为使得每个铁电层都具有相应的唯一切换电场。铁电层以堆叠布置进行布置，并且栅极金属层130邻接最底铁电层120N的一侧，并且通过通孔128连接至栅极电极126。缓冲层132位于相邻的铁电层120a、120b，……，120N中的每一个之间，并且导电栅极端子134位于最上层的铁电层120a上。
与多位存储器单元100一样，存储器单元300具有衬底112，所述衬底112可以是例如绝缘体上半导体(SOI)衬底或体半导体衬底的半导体层。FeFET 301包括一对源极区114/漏极区116，它们具有第一掺杂类型，并且在衬底112内分别布置在沟道区118的相对侧上。沟道区118具有与第一掺杂相反的第二掺杂类型，并且在衬底112中横向布置在源极区114/漏极区116之间。第一掺杂类型和第二掺杂类型可例如分别是n型和p型，反之亦然。
所述栅极110具有在衬底112上方横向布置在源极区114/漏极区116之间的栅极金属层126，并且通过非铁电栅极氧化物124与衬底112间隔开。在一些实例中，非铁电栅极氧化物材料是二氧化硅。可选地，铁电层120a、120b，……，120N可形成在非铁电栅极氧化物124正上方以形成复合栅极结构。栅极电极126是导电的，并且可包括金属、掺杂的多晶硅或其组合。在所示的实施例中，栅极电极126通过导电通孔128电耦合至铁电层。
如图22所示，具有N个铁电层的一般多位FeFET 301将表现出2N个阈值电压Vt。此外，具有N个铁电层的一般多位FeFET 301具有根据log2(2N)的最大数据位数量。上面结合图1A讨论的实例具有两个铁电层120a和120b，并且因此，N＝2。因此，如图11所示，FeFET101表现出四个(即，2N＝4)阈值电压Vt，并且可写入两个数据位(即，log2(2N)＝2)。
图23至图25示出了适用图21所示的一般情况300的另一实例存储器单元310的各方面。存储器单元310包括具有4个铁电层120a-120d的多位FeFET 311。换句话说，N＝4。与先前描述的实施例一样，四个铁电层120a-120d以堆叠配置布置，其中，铁电层的尺寸(即，表面积)从顶部到底部逐渐变大。其他配置在本发明的范围内。
与前面的实例一样，图23中所示的FeFET 311具有铁电层120a-120d，所述铁电层120a-120d被配置为使得每个铁电层均具有相应的唯一切换电场。存储器单元310的FeFET311具有连接至源极位线SBL的一个源极/漏极端子114，而另一源极/漏极端子116连接至读位线RBL。存取晶体管230连接在写位线WBL与栅极端子134之间。更具体地，存取晶体管230的一个源极/漏极端子连接至其相应的存储器单元310的栅极端子134，并且另一源极/漏极端子连接至对应列的写位线WBL。存取晶体管230的栅极端子连接至阵列202的对应行的字线WL。
如上所述，具有N个铁电层的多位FeFET 311将表现出2N个阈值电压Vt。因此，具有FeFET 311的存储器单元310具有八个Vt电平，并且因此具有八个最小写电压电平±Vc1-Vc4(即，使铁电层铁电体120a-120d在0状态与1状态之间切换的电压)。图24示出了存储器单元310的切换电压±Vc1、±Vc2、±Vc3和±Vc4与写电压Vw1-Vw8之间的关系。在图24的实例中，写电压Vw1大于Vc1但小于Vc2(即，Vc1<Vw1<Vc2)，写电压Vw2大于Vc2但小于Vc3(即，Vc2<Vw2<Vc3)，写电压Vw3大于Vc3但小于Vc4(即，Vc3<Vw3<Vc4)，并且写电压Vw4大于Vc4(即，Vw4>Vc4)。此外，写电压Vw5小于–Vc1但大于–Vc2(即，–Vc2<Vw5<–Vc1)，写电压Vw6小于-Vc2但大于–Vc3(即，–Vc3<Vw6<–Vc2)，写电压Vw7小于–Vc3但大于–Vc4(即，–Vc4<Vw7<–Vc3)，并且写电压Vw8小于–Vc4(即，Vw8<–Vc4)。
Vc1-Vc4电压可计算如下。
Vc1＝Ec1*d*(C1C2C3+C1C2C4+C1C3C4+C2C3C4)/C2C3C4 (13)
Vc2＝Ec2*d*(C1C2C3+C1C2C4+C1C3C4+C2C3C4)/C1C3C4 (14)
Vc3＝Ec3*d*(C1C2C3+C1C2C4+C1C3C4+C2C3C4)/C1C2C4 (15)
Vc4＝Ec4*d*(C1C2C3+C1C2C4+C1C3C4+C2C3C4)/C1C2C3 (16)
Ec1-Ec4是用于将铁电层120a-120d从0状态写入至1状态的相应切换电场，C1-C4是铁电层120a-12d的电容，并且d是铁电层厚度。
如果C4＝4C1，C3＝3C1，C2＝2C1，则可根据等式(9)和(10)计算最小Vc1-Vc4电压电平，如下
Vc1＝50/24*Ec*d
Vc2＝2*Vc1
Vc3＝3*Vc1
Vc4＝4*Vc1
在图25中示出了对于写电压Vw1-Vw8的铁电层120a-120d的切换转变。在0000状态下，所有铁电层120a-120d和120b都处于0状态。向写位线WBL施加写电压Vw1(即，大于Vc1但小于Vc2)使得第一铁电层120a从0状态变为1状态，而铁电层120b-120d的状态保持不变。因此，处于0000状态的四栅存储器单元310转变为0001状态。向写位线WBL施加写电压Vw2(即，大于Vc1和Vc2但小于Vc3)使得第二铁电层120b从0状态变为1状态，因此处于0001状态的存储器单元310转变为0011状态。然而，由于Vw2的写电压高于Vc1和Vc2的电压电平，因此向WBL施加Vw2写电压将使得铁电层120a和120b都从0转变为1。因此，当存储器单元310处于0000状态时，向WBL施加Vw2写电压将使得铁电层120a和120b都切换到11状态，从而将存储器单元直接从0000状态写入0011状态。
向写位线WBL施加写电压Vw3(即大于Vc1、Vc2和Vc3但小于Vc4)使得第三铁电层120c从0状态变为1状态，而铁电层120d的状态保持不变。因此，处于0000、0001、0011状态中的任何状态的存储器单元310将转变为0111状态。向写位线WBL施加写电压Vw4(即，大于Vc1、Vc2、Vc3和Vc4)使得铁电层120d从0状态变为1状态，因此处于0000、0001、0011和0111状态中的任何状态的存储器单元310转换为1111状态。
向写位线WBL施加写电压Vw5(即小于–Vc1但大于–Vc2)使得第一铁电层120a从1状态变为0状态，而铁电层120b-120d的状态保持不变。因此，处于1111状态的存储器单元310转变为1110状态。向写位线WBL施加写电压Vw6(即小于–Vc1和–Vc2但大于–Vc3)使得第二铁电层120b从1状态变为0状态，因此处于1110状态的存储器单元310转变为1100状态。由于Vw6的写电压小于–Vc1和–Vc2电压电平，因此向WBL施加Vw6写电压将使得铁电层120a和120b都从1转变为0，以便当存储器单元310处于在1111状态时，向WBL施加Vw6电压将使得铁电层120a和120b都切换到0状态，从而将存储器单元直接从1111状态写入1100状态。
向写位线WBL施加写电压Vw7(即小于–Vc1、–Vc2和–Vc3但大于–Vc4)使得第三铁电层120c从1状态变为0状态，而铁电层120d保持不变。因此，处于1111、1110、1100状态中的任何状态的存储器单元310将转变为1000状态。向写位线WBL施加写电压Vw8(即小于–Vc1、–Vc2、–Vc3和–Vc4)使得铁电层120d从1状态变为0状态，因此处于1000、1110、1100和1000状态中的任何状态的存储器单元310转换为0000状态。
从四栅存储器单元310读取数据遵循上述对于双栅存储器单元100相同的处理。字线WL上的信号为高，从而导通存取晶体管230。向写位线WBL并因此向FeFET 311的栅极110施加读电压Vread。在某些实例中，读电压Vread在–Vc1与Vc1之间，如图24所示。在读位线RBL与源极位线SBL之间通过的电压或电流将根据存储器单元310的八个不同的Vt状态而变化。使用包括在I/O电路220中的多位读出放大器读取所得的电流或电压，从而从四栅存储器单元310获得3位数据。
公开的实施例提供一种非易失性存储器单元，其被配置为存储多个数据位，从而减少了对存储器器件的空间需求。这种多位存储器单元包括具有多个铁电层的多栅极FeFET结构，每个铁电层均表现出相应的唯一切换电场。因此，与传统的FeFET存储器单元相比，多位存储器单元表现出更大的阈值电压Vt值。
更具体地，公开的实施例包括具有多个存储器单元的存储器器件。每个存储器单元包括具有第一源极/漏极端子、第二源极/漏极端子和栅极的多栅极FeFET，所述栅极具有多个铁电层，所述铁电层被配置为使得每个铁电层具有相应的唯一切换电场。
在上述存储器器件中，铁电层中的每个具有不同的表面积。
在上述存储器器件中，铁电层中的每个具有不同的介电常数。
在上述存储器器件中，铁电层处于堆叠布置中。
在上述存储器器件中，还包括导电缓冲层或非导电层，位于铁电层中的相邻铁电层之间。
在上述存储器器件中，铁电层串联电连接。
在上述存储器器件中，多个铁电层包括N个铁电层，其中，N是正整数，并且其中，FeFET具有2N个阈值电压(Vt)电平。
在上述存储器器件中，多个铁电层包括后道工序(BEOL)铁电栅极结构，并且其中，存储器器件还包括：衬底，限定具有第一掺杂类型的第一源极/漏极区和第二源极/漏极区、以及位于第一源极/漏极区与第二源极/漏极区之间的具有与第一掺杂类型相反的第二掺杂类型的沟道区；以及栅极金属层，在衬底上方横向布置在第一源极/漏极区与第二源极/漏极区之间；非铁电栅极氧化物，位于栅极金属层与衬底之间；以及通孔，将栅极金属层电耦合至BEOL铁电栅极结构的第一端。
在上述存储器器件中，还包括连接至BEOL铁电栅极结构的第二端的导电栅极端子。
根据另外的实施例，一种存储器器件包括以行和列布置的多位存储器单元的阵列。每个行具有对应的字线，并且每个列具有对应源极位线、对应读位线和对应写位线。多个存取晶体管分别具有连接至多位存储器单元中的相应一个的第一源极/漏极端子、连接至对应列的写位线的第二源极/漏极端子以及连接至对应行的字线的栅极端子。每个多位存储器单元包括FeFET，该FeFET具有耦合至对应列的源极位线的第一源极/漏极端子、耦合至对应列的读位线的第二源极/漏极端子以及包括N个铁电层(N是大于1的正整数)的栅极。N个铁电层被配置为使得FeFET具有2N个阈值电压(Vt)电平。
在上述存储器器件中，N个铁电层各自具有相应的唯一切换电场。
在上述存储器器件中，存取晶体管的中的每个的第一源极/漏极端子连接至多位存储器单元中的相应一个的FeFET的栅极端子。
在上述存储器器件中，铁电层中的每个具有不同的表面积。
在上述存储器器件中，铁电层中的每个具有不同的介电常数。
在上述存储器器件中，多位存储器单元中的每个被配置为存储log2(2N)个数据位。
在上述存储器器件中，N＝2，其中，多位存储器单元中的每个包括第一铁电层和第二铁电层，并且其中，多位存储器单元中的每个被配置为存储两个数据位。
在上述存储器器件中，多位存储器单元中的每个包括第一、第二、第三和第四铁电层，并且其中，多位存储器单元中的每个被配置为存储三个数据位。
根据另外的实例，一种方法包括提供包括具有源极、漏极和栅极的多栅极FeFET的存储器单元。向栅极施加第一预定信号，以将第一数据值写入存储器单元的第一位。向栅极施加第二预定信号，以将第一数据值写入存储器单元的第二位。
在上述方法中，还包括：向栅极施加第三预定信号；确定源极与漏极之间的信号；以及根据所确定的信号来读取第一位和第二位。
在上述方法中，还包括：向栅极施加第一预定信号的负信号，以将第二数据值写入至存储器单元的第一位；向栅极施加第二预定信号的负信号，以将第二数据值写入至存储器单元的第二位。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种包括多个存储器单元的存储器器件，每个存储器单元包括：
多栅极铁电栅场效应晶体管(FeFET)，包括：
第一源极/漏极端子；
第二源极/漏极端子；以及
栅极，包括多个铁电层，所述铁电层被配置为使得所述铁电层中的每个具有相应的唯一切换电场。
2.根据权利要求1所述的存储器器件，其中，所述铁电层中的每个具有不同的表面积。
3.根据权利要求1所述的存储器器件，其中，所述铁电层中的每个具有不同的介电常数。
4.根据权利要求1所述的存储器器件，其中，所述铁电层处于堆叠布置中。
5.根据权利要求4所述的存储器器件，还包括：
导电缓冲层或非导电层，位于所述铁电层中的相邻铁电层之间。
6.根据权利要求1所述的存储器器件，其中，所述铁电层串联电连接。
7.根据权利要求1所述的存储器器件，其中，所述多个铁电层包括N个铁电层，其中，N是正整数，并且其中，所述FeFET具有2N个阈值电压(Vt)电平。
8.根据权利要求1所述的存储器器件，其中，所述多个铁电层包括后道工序(BEOL)铁电栅极结构，并且其中，所述存储器器件还包括：
衬底，限定具有第一掺杂类型的第一源极/漏极区和第二源极/漏极区、以及位于所述第一源极/漏极区与第二源极/漏极区之间的具有与所述第一掺杂类型相反的第二掺杂类型的沟道区；以及
栅极金属层，在所述衬底上方横向布置在所述第一源极/漏极区与第二源极/漏极区之间；
非铁电栅极氧化物，位于所述栅极金属层与所述衬底之间；以及
通孔，将所述栅极金属层电耦合至所述BEOL铁电栅极结构的第一端。
9.一种存储器器件，包括：
多位存储器单元的阵列，以行和列布置，所述行中的每个具有对应字线，所述列中的每个具有对应源极位线、对应读位线和对应写位线；
多个存取晶体管，各自具有连接至多位存储器单元中的相应一个的第一源极/漏极端子、连接至所述对应列的所述写位线的第二源极/漏极端子、以及连接至所述对应行的所述字线的栅极端子；
其中，所述多位存储器单元中的每个包括铁电场效应晶体管(FeFET)，所述FeFET具有耦合至所述对应列的所述源极位线的第一源极/漏极端子、耦合至所述对应列的所述读位线的第二源极/漏极端子、以及包括N个铁电层(N是大于1的正整数)的栅极，所述N个铁电层被配置为使得所述FeFET具有2N个阈值电压(Vt)电平。
10.一种操作存储器单元的方法，包括：
提供存储器单元，所述存储器单元包括具有源极、漏极和栅极的多栅极铁电栅极场效应晶体管(FeFET)；
向所述栅极施加第一预定信号，以将第一数据值写入至所述存储器单元的第一位；
向所述栅极施加第二预定信号以将所述第一数据值写入至所述存储器单元的第二位。
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