CN113471174A - 半导体测试结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种半导体测试结构的制备方法，包括：提供半导体结构，半导体结构包括基底及位于基底正面上的电容阵列结构，电容阵列结构包括多个呈阵列排布的电容器，各电容器的下电极通过电容接触结构与基底相连接，各电容器的上电极共用同一个电容极板，电容极板延伸至电容阵列结构一侧下部；对半导体结构进行背面减薄，直至露出电容接触结构；自所得结构的底部对电容阵列结构的边缘区域进行刻蚀，直至露出电容极板；于暴露出的电容极板的底部形成第一测试焊盘。上述半导体测试结构的制备方法，通过将电容阵列结构底部的基底进行去除，以露出电容接触结构，并在电容极板的底部形成焊盘，使得纳米探针技术可以应用于DRAM电容结构的电容值测量。
Description
技术领域
本发明涉及半导体器件制程技术，特别是涉及一种半导体测试结构及其制备方法。
背景技术
DRAM电容结构通常为柱状结构，且排列紧密，多个DRAM电容结构共用一个上基板，每个DRAM电容结构的下基板独立坐落于接触焊盘上，因此，DRAM电容结构的上下基板处于不同的平面上。
纳米探针技术可以用于测量微型器件中电容结构的电容值，前提条件是测试探针处于同一平面，因此，在DRAM的反向分析工程中暂时无法采用纳米探针技术对DRAM中的电容进行测量。
发明内容
基于此，有必要针对上述技术问题，提供一种半导体测试结构及其制备方法。
一种半导体测试结构的制备方法，包括：提供半导体结构，所述半导体结构包括基底及位于所述基底正面上的电容阵列结构，所述电容阵列结构包括多个呈阵列排布的电容器，各所述电容器的下电极通过电容接触结构与所述基底相连接，各所述电容器的上电极共用同一个电容极板，所述电容极板延伸至所述电容阵列结构一侧下部；对所述半导体结构进行背面减薄，直至露出所述电容接触结构；自所得结构的底部对所述电容阵列结构的边缘区域进行刻蚀，直至露出所述电容极板；于暴露出的所述电容极板的底部形成第一测试焊盘。
上述半导体测试结构的制备方法，通过将电容阵列结构底部的基底进行去除，以露出电容接触结构，并在电容极板的底部形成焊盘，使得纳米探针技术可以应用于DRAM电容结构的电容值测量。
在其中一个实施例中，所述基底包括衬底及位于所述衬底上表面的介质层，所述衬底内形成有浅沟槽隔离结构及若干个平行间隔排布的字线，所述浅沟槽隔离结构于所述衬底内隔离出若干个呈阵列排布的有源区；所述介质层内形成有若干个平行间隔排布的位线；所述电容接触结构位于相邻所述位线之间，且与所述有源区相接触；所述对所述半导体结构进行背面减薄包括：对所述基底进行背面减薄，直至去除所述衬底、部分所述介质层及所述位线，直至露出所述电容接触结构。
在其中一个实施例中，所述自所得结构的底部对所述电容阵列结构的边缘区域进行刻蚀，直至露出所述电容极板包括：自所得结构的底部对所述电容阵列结构的边缘区域进行刻蚀以形成第一开口，所述第一开口暴露出所述电容极板；于所述第一开口内形成填充介质层，所述填充介质层填满所述第一开口；于所述填充介质层内形成第二开口，所述第二开口暴露出所述电容极板；所述第一测试焊盘形成于所述第二开口内。
在其中一个实施例中，采用聚焦离子束工艺自所得结构的底部对所述电容阵列结构的边缘区域进行刻蚀，以形成第一开口；采用聚焦离子束工艺形成所述填充介质层；采用聚焦离子束工艺对所述填充介质层进行刻蚀，以于所述填充介质层内形成所述第二开口。
在其中一个实施例中，于所述第一开口内形成氧化硅层作为所述填充介质层。
在其中一个实施例中，所述第二开口的宽度小于所述第一开口的宽度。
在其中一个实施例中，形成所述第一测试焊盘的同时，还于暴露出的所述电容接触结构的底部形成第二测试焊盘。
在其中一个实施例中，所述第二测试焊盘的下表面与所述第一测试焊盘的下表面相平齐。
在其中一个实施例中，所述第二测试焊盘的数量与所述电容器的数量相同，所述第二测试焊盘与所述电容器一一对应设置。
在其中一个实施例中，所述第二测试焊盘的数量少于所述电容器的数量，各所述第二测试焊盘均连接多个所述电容器的所述电容接触结构。
一种半导体测试结构，包括：电容器阵列结构，包括多个呈阵列排布的电容器；电容接触结构，与所述电容器一一对应设置，且位于各所述电容器的下电极底部；电容极板，与各所述电容器的上电极均相连接，且延伸至所述电容器阵列结构的一侧下部；第一测试焊盘，位于所述电容极板的下部，与所述电容极板相接触。
在其中一个实施例中，半导体测试结构还包括填充介质层，位于所述电容极板的下表面；所述第一测试焊盘位于所述填充介质层内。
在其中一个实施例中，半导体测试结构还包括第二测试焊盘，位于所述电容接触结构的底部；所述第二测试焊盘的下表面与所述第一测试焊盘的下表面相平齐。
上述半导体测试结构，解决了DRAM电容结构无法利用纳米探针技术进行电容测量的难题。并且，上述半导体测试结构，可以适用于不同形式的纳米探针测试，例如针对单个电容器的电容测试，可以来灵活地测量出目标电容器的电容器。在单个电容器的电容值太小而无法准确测量时，还可以通过设置大面积的第二测试焊盘，覆盖多个电容接触结构，以对多个电容器的进行电容测试，最后除以第二测试焊盘覆盖的电容接触结构的数量即可得到单个电容器的电容值。
附图说明
图1为本申请一实施例中一种半导体测试结构的制备方法的流程框图。
图2为本申请一实施例中一种包含电容器和基底的半导体结构的截面结构示意图。
图3为对图2所示半导体结构进行背面减薄以露出电容接触结构后得到的半导体结构的截面示意图。
图4为本申请一实施例中于图3所示半导体结构中形成第一开口后得到的半导体结构的截面示意图。
图5为本申请一实施例中于第一开口内形成填充介质层后得到的半导体结构的截面示意图。
图6为本申请一实施例中于填充介质层内形成第二开口后得到的半导体结构的截面示意图。
图7为本申请一实施例中于第二开口内形成第一测试焊盘后得到的半导体结构的截面示意图。
图8为本申请一实施例中形成第二测试焊盘后得到的半导体结构的截面示意图。
图9为本申请另一实施例中形成第二测试焊盘后得到的半导体结构的截面示意图。
图10为本申请又一实施例中形成第二测试焊盘后得到的半导体结构的截面示意图。
附图标号说明：11、基底；111、衬底；112、第一介质层；12、电容接触结构；13、浅沟槽隔离结构；14、有源区；16、位线；161、钨层；162、氮化钛层；17、位线覆盖介质层；18、位线侧墙；19、位线接触结构；20、上电极；21、第二介质层；22、下电极；23、顶层支撑层；24、中间支撑层；25、底层支撑层；26、电容极板；27、第一开口；28、填充介质层；29、第二开口；30、第一测试焊盘；31、第二测试焊盘。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
随着半导体器件体积的不断缩小，纳米探针技术在半导体技术领域的应用越来越广。其中，纳米探针技术可以用来测量半导体结构中的电容大小，但是前提条件是纳米探针位于同一平面。而现在的DRAM中的电容结构通常为柱状，上下电极处于不同的平面，难以应用纳米探针技术对其电容值进行测量。针对上述问题，本申请提出了一种半导体测试结构及其制备方法，以实现采用纳米探针技术对DRAM的电容值进行测量。
如图1所示，本申请的一个实施例提供了一种半导体测试结构的制备方法，包括：
S11：提供半导体结构，半导体结构包括基底11及位于基底11正面上的电容阵列结构，电容阵列结构包括多个呈阵列排布的电容器，各电容器的下电极22通过电容接触结构12与基底11相连接，各电容器的上电极20共用同一个电容极板26，电容极板26延伸至电容阵列结构一侧下部。
S12：对半导体结构进行背面减薄，直至露出电容接触结构12。
S13：自所得结构的底部对电容阵列结构的边缘区域进行刻蚀，直至露出电容极板26。
S14：于暴露出的电容极板26的底部形成第一测试焊盘30。
步骤S11中提供的半导体结构如图2所示，半导体结构包括基底11及位于基底11正面上的电容阵列结构。其中，基底11包括衬底111及位于衬底111上表面的第一介质层112。衬底111内形成有浅沟槽隔离结构13及若干个平行间隔排布的字线(图中未示出)，浅沟槽隔离结构13于衬底111内隔离出若干个呈阵列排布的有源区14。第一介质层112内形成有若干个平行间隔排布的位线16，电容接触结构12位于相邻位线16之间，且与有源区14相接触。作为示例，位线16具体可为由下而上叠设的氮化钛层162和金属钨层161，位线16的上部和下部设置有位线覆盖介质层17，位线16以及位线覆盖介质层17的两侧设置位线侧墙18。可以理解的，位线16与有源区14之间还形成有位线接触结构19，通过位线接触结构19电连接位线16和有源区14。
请继续参考图2，电容阵列结构包括多个呈阵列排布的电容器，其中，电容器包括上电极20、下电极22以及第二介质层21。通常，为了提高电容结构的稳定性，还会在电容阵列结构中设置若干个支撑层，例如，在本实施例中的电容阵列结构中，包括顶层支撑层23、中间支撑层24以及底层支撑层25。各电容器的下电极22通过电容接触结构12与基底11相连，如图2所示，电容接触结构12贯穿第一介质层112并与衬底111中的有源区14相接触。上电极20共用同一个电容极板26，电容极板26延伸至电容阵列结构一侧下部，作为示例，电容极板26与基底11的上表面相接触。
在步骤S12中，对半导体结构进行背面减薄，直至露出电容接触结构12。作为示例，对半导体结构进行背面减薄的步骤包括：采用化学机械抛光工艺对基底11进行背面减薄，直至去除衬底111、部分第一介质层112及位线16，直至露出电容接触结构12。对半导体结构进行背面减薄后得到如图3所示的截面结构示意图。
在步骤S13中，自所得结构的底部对电容阵列结构的边缘区域进行刻蚀，直至露出电容极板26。具体步骤包括：
S131：自所得结构的底部对电容阵列结构的边缘区域进行刻蚀，以形成第一开口27，第一开口27暴露出电容极板26。
作为示例，可以采用聚焦离子束工艺自所得结构的底部对电容阵列结构的边缘区域进行刻蚀，以形成第一开口27，刻蚀得到的第一开口27如图4所示。第一开口27贯穿介质层并暴露出部分电容极板26。
S132：于第一开口27内形成填充介质层28，填充介质层28填满第一开口27。
作为示例，可以采用聚焦离子束工艺于第一开口27内形成填充介质层28。填充介质层28可以是氧化硅层。形成填充介质层28后得到的半导体结构的截面示意图如图5所示。
S133：于填充介质层28内形成第二开口29，第二开口29暴露出电容极板26。
作为示例，可以采用聚焦离子束工艺对填充介质层28进行刻蚀，以于填充介质层28内形成第二开口29。第二开口29的宽度小于第一开口27的宽度。形成第二开口29后得到的半导体结构的截面示意图如图6所示。
在步骤S14中，于暴露出的电容极板26的底部形成第一测试焊盘30。作为示例，可以于第二开口29内形成第一测试焊盘30，如图7所示。第一测试焊盘30的材质可以是金属钨或铂。其中，第一测试焊盘30的下表面与暴露出的电容接触结构12的下表面相平齐，由此可以使得纳米探针分别连接至电容接触结构12和第一测试焊盘30时，纳米探针处于同一平面，从而能够使用纳米探针技术对半导体结构内的电容进行测量。
半导体测试结构的下表面暴露出电容接触结构12和第一测试焊盘30，且电容接触结构12与第一测试焊盘30的表面位于同一平面，通过将纳米探针分别连接至一电容接触结构12的表面以及第一测试焊盘30的表面，即可测量出该电容接触结构12对应的电容器的电容值。
在一个实施例中，电容接触结构12包括接触焊盘。对半导体结构进行背面减薄时，减薄至露出接触焊盘的下表面。于第二开口29内形成的第一测试焊盘30的下表面与接触焊盘的下表面相平齐。在采用纳米探针技术进行电容测量时，纳米探针分别与接触焊盘的下表面和第一测试焊盘30的下表面相接触，以使得纳米探针处于同一平面。
在一个实施例中，如图8所示，于第二开口29内形成第一测试焊盘30的同时，还可以于暴露出的电容接触结构12的底部形成第二测试焊盘31。其中，第二测试焊盘31的下表面与第一测试焊盘30的下表面相平齐。在采用纳米探针技术进行电容测量时，纳米探针分别与第二测试焊盘31的下表面和第一测试焊盘30的下表面相接触，以使得纳米探针处于同一平面。
在一个实施例中，第二测试焊盘31的数量与电容器的数量相同，第二测试焊盘31与电容器一一对应设置，如图9所示，从而可以使得纳米探针可以测量得到每个电容器的电容值。
在一个实施例中，第二测试焊盘31的数量少于电容器的数量，各第二测试焊盘31均连接多个电容器的电容接触结构12，如图10所示。由于单个电容器体积较小，电容值也较小，因此，可以在背面减薄至暴露出电容接触结构12后，在阵列区域沉积不同面积大小的第二测试焊盘31，根据单个电容面积的大小，即可计算出第二测试焊盘31覆盖的电容数量。在通过纳米探针测量得到电容值后，除以电容数量即可得到单个电容器的电容值。通过这种方法，可以挺高对电容测量精度，避免由于单个电容值过小，而无法准确测量。
作为示例，可以在四个相邻的电容接触结构12的下方制备一个第二测试焊盘31，或者在六个相邻的电容接触结构12的下方制备一个第二测试焊盘31。在测量得到电容值后，除以第二测试焊盘31接触的电容器的数量，即可得到单个电容器的电容值。
由于阵列区域中不同位置的电容可能具有不同的电容值，为了减小误差，提高测试精度，可以在阵列区域的不同位置设置第二测试焊盘31，例如，可以在阵列区域的中部和边缘位置分别设置第二测试焊盘31。需要注意的是，无论第二测试焊盘31的位置设置在阵列区域的中部还是边缘，均需保证第二测试焊盘31的下表面与第一测试焊盘30的下表面相平齐。
本申请的一个实施例还提供了一种半导体测试结构，如图7所示，包括：电容器阵列结构，包括多个呈阵列排布的电容器；电容接触结构12，与电容器一一对应设置，且位于各电容器的下电极22底部；电容极板26，与各电容器的上电极20均相连接，且延伸至电容器阵列结构的一侧下部；第一测试焊盘30，位于电容极板26的下部，与电容极板26相接触。
其中，电容器包括上电极20、下电极22以及第二介质层21。各电容器的下电极22与电容接触结构12相连接，上电极20共用同一个电容极板26，电容极板26延伸至电容阵列结构一侧下部。第一测试焊盘30设置于电容极板26的下部，与电容极板26基础且贯穿介质层，以露出第一测试焊盘30的下表面。第一测试焊盘30的下表面与各个电容接触结构12的下表面相平齐。作为示例，第一测试焊盘30可以是金属钨或金属铂。电容极板26可以是掺杂多晶硅。
上述半导体测试结构可以用于纳米测量技术中对电容的测量。由于第一测试焊盘30和电容接触结构12的下表面处于同一平面，因此，通过将纳米探针分别设置在第一测试焊盘30的下表面和电容接触结构12的下表面，即可测量获得单个电容器的电容值。该半导体测试结构解决了传统的DRAM结构无法直接采用纳米探针技术测量电容的问题。
在一个实施例中，半导体测试结构还包括填充介质层28。填充介质层28位于电容极板26的下表面，第一测试焊盘30位于填充介质层28内。
在一个实施例中，如图8所示，半导体测试结构还包括第二测试焊盘31，位于电容接触结构12的底部；第二测试焊盘31的下表面与第一测试焊盘30的下表面相平齐。
在一个实施例中，如图9所示，第二测试焊盘31的数量与电容器的数量相同，第二测试焊盘31与电容器一一对应设置。通过在每个电容器下方的电容接触结构12处设置第二测试焊盘31，可以在应用纳米探针技术测量半导体结构中的电容器的电容值时，灵活选取测量对象。
在一个实施例中，如图10所示，第二测试焊盘31的数量少于电容器的数量，各第二测试焊盘31均连接多个电容器的电容接触结构12。由于单个电容器体积较小，电容值也较小，因此，可以在在阵列区域沉积不同面积大小的第二测试焊盘31，根据单个电容面积的大小，即可计算出第二测试焊盘31覆盖的电容数量。在将纳米探针技术应用于本实施例中的半导体测试结构后，可以先通过纳米探针技术测量得到电容值，然后除以电容数量，即可得到单个电容器的电容值。通过这种方法，可以提高电容测量精度，避免由于单个电容值过小而无法准确测量的问题。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (15)
1.一种半导体测试结构的制备方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括基底及位于所述基底正面上的电容阵列结构，所述电容阵列结构包括多个呈阵列排布的电容器，各所述电容器的下电极通过电容接触结构与所述基底相连接，各所述电容器的上电极共用同一个电容极板，所述电容极板延伸至所述电容阵列结构一侧下部；
对所述半导体结构进行背面减薄，直至露出所述电容接触结构；
自所得结构的底部对所述电容阵列结构的边缘区域进行刻蚀，直至露出所述电容极板；
于暴露出的所述电容极板的底部形成第一测试焊盘。
2.根据权利要求1所述的半导体测试结构的制备方法，其特征在于，所述基底包括衬底及位于所述衬底上表面的介质层，所述衬底内形成有浅沟槽隔离结构及若干个平行间隔排布的字线，所述浅沟槽隔离结构于所述衬底内隔离出若干个呈阵列排布的有源区；所述介质层内形成有若干个平行间隔排布的位线；所述电容接触结构位于相邻所述位线之间，且与所述有源区相接触；所述对所述半导体结构进行背面减薄包括：
对所述基底进行背面减薄，直至去除所述衬底、部分所述介质层及所述位线，直至露出所述电容接触结构。
3.根据权利要求1所述的半导体测试结构的制备方法，其特征在于，所述自所得结构的底部对所述电容阵列结构的边缘区域进行刻蚀，直至露出所述电容极板包括：
自所得结构的底部对所述电容阵列结构的边缘区域进行刻蚀以形成第一开口，所述第一开口暴露出所述电容极板；
于所述第一开口内形成填充介质层，所述填充介质层填满所述第一开口；
于所述填充介质层内形成第二开口，所述第二开口暴露出所述电容极板；所述第一测试焊盘形成于所述第二开口内。
4.根据权利要求3所述的半导体测试结构的制备方法，其特征在于，采用聚焦离子束工艺自所得结构的底部对所述电容阵列结构的边缘区域进行刻蚀，以形成第一开口；采用聚焦离子束工艺形成所述填充介质层；采用聚焦离子束工艺对所述填充介质层进行刻蚀，以于所述填充介质层内形成所述第二开口。
5.根据权利要求3所述的半导体测试结构的制备方法，其特征在于，于所述第一开口内形成氧化硅层作为所述填充介质层。
6.根据权利要求3所述的半导体测试结构的制备方法，其特征在于，所述第二开口的宽度小于所述第一开口的宽度。
7.根据权利要求1至6中任一项所述的半导体测试结构的制备方法，其特征在于，形成所述第一测试焊盘的同时，还于暴露出的所述电容接触结构的底部形成第二测试焊盘。
8.根据权利要求7所述的半导体测试结构的制备方法，其特征在于，所述第二测试焊盘的下表面与所述第一测试焊盘的下表面相平齐。
9.根据权利要求7所述的半导体测试结构的制备方法，其特征在于，所述第二测试焊盘的数量与所述电容器的数量相同，所述第二测试焊盘与所述电容器一一对应设置。
10.根据权利要求7所述的半导体测试结构的制备方法，其特征在于，所述第二测试焊盘的数量少于所述电容器的数量，各所述第二测试焊盘均连接多个所述电容器的所述电容接触结构。
11.一种半导体测试结构，其特征在于，包括：
电容器阵列结构，包括多个呈阵列排布的电容器；
电容接触结构，与所述电容器一一对应设置，且位于各所述电容器的下电极底部；
电容极板，与各所述电容器的上电极均相连接，且延伸至所述电容器阵列结构的一侧下部；
第一测试焊盘，位于所述电容极板的下部，与所述电容极板相接触。
12.根据权利要求11所述的半导体测试结构，其特征在于，还包括：
填充介质层，位于所述电容极板的下表面；所述第一测试焊盘位于所述填充介质层内。
13.根据权利要求11所述的半导体测试结构，其特征在于，还包括：
第二测试焊盘，位于所述电容接触结构的底部；所述第二测试焊盘的下表面与所述第一测试焊盘的下表面相平齐。
14.根据权利要求13所述的半导体测试结构，其特征在于，所述第二测试焊盘的数量与所述电容器的数量相同，所述第二测试焊盘与所述电容器一一对应设置。
15.根据权利要求13所述的半导体测试结构，其特征在于，所述第二测试焊盘的数量少于所述电容器的数量，各所述第二测试焊盘均连接多个所述电容器的所述电容接触结构。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023273016A1 (zh) * | 2021-07-02 | 2023-01-05 | 长鑫存储技术有限公司 | 半导体测试结构及其制备方法 |
| CN115802745A (zh) * | 2022-11-21 | 2023-03-14 | 长鑫存储技术有限公司 | 半导体器件的制作方法、半导体器件以及dram |
| TWI799041B (zh) * | 2021-10-08 | 2023-04-11 | 南亞科技股份有限公司 | 在具有熔絲元件之半導體晶圓上的基準測試裝置及其操作方法 |
| US11876024B2 (en) | 2021-10-08 | 2024-01-16 | Nanya Technology Corporation | Method for operating a benchmark device on a semiconductor wafer with fuse element |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107993949A (zh) * | 2017-11-16 | 2018-05-04 | 长江存储科技有限责任公司 | 三维存储器位线电容的测试方法 |
| CN109283410A (zh) * | 2018-09-11 | 2019-01-29 | 长鑫存储技术有限公司 | 电容测试器件及其形成方法 |
| CN111244065A (zh) * | 2018-11-28 | 2020-06-05 | 长鑫存储技术有限公司 | 集成电路电容器阵列结构、半导体存储器及制备方法 |
| US20210050410A1 (en) * | 2017-04-28 | 2021-02-18 | AP Memory Technology Corp. | Capacitor device and manufacturing method therefor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2714528B1 (fr) * | 1993-12-27 | 1996-03-15 | Sgs Thomson Microelectronics | Structure de test de circuit intégré. |
| US8106438B2 (en) * | 2005-08-22 | 2012-01-31 | Micron Technology, Inc. | Stud capacitor device and fabrication method |
| US9349661B2 (en) * | 2014-01-23 | 2016-05-24 | Globalfoundries Inc. | Wafer thinning endpoint detection for TSV technology |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210050410A1 (en) * | 2017-04-28 | 2021-02-18 | AP Memory Technology Corp. | Capacitor device and manufacturing method therefor |
| CN107993949A (zh) * | 2017-11-16 | 2018-05-04 | 长江存储科技有限责任公司 | 三维存储器位线电容的测试方法 |
| CN109283410A (zh) * | 2018-09-11 | 2019-01-29 | 长鑫存储技术有限公司 | 电容测试器件及其形成方法 |
| CN111244065A (zh) * | 2018-11-28 | 2020-06-05 | 长鑫存储技术有限公司 | 集成电路电容器阵列结构、半导体存储器及制备方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023273016A1 (zh) * | 2021-07-02 | 2023-01-05 | 长鑫存储技术有限公司 | 半导体测试结构及其制备方法 |
| TWI799041B (zh) * | 2021-10-08 | 2023-04-11 | 南亞科技股份有限公司 | 在具有熔絲元件之半導體晶圓上的基準測試裝置及其操作方法 |
| US11876024B2 (en) | 2021-10-08 | 2024-01-16 | Nanya Technology Corporation | Method for operating a benchmark device on a semiconductor wafer with fuse element |
| CN115802745A (zh) * | 2022-11-21 | 2023-03-14 | 长鑫存储技术有限公司 | 半导体器件的制作方法、半导体器件以及dram |
| CN115802745B (zh) * | 2022-11-21 | 2024-05-17 | 长鑫存储技术有限公司 | 半导体器件的制作方法、半导体器件以及dram |
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