CN113470713B - 一种阻变式存储阵列及存储器 - Google Patents
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Abstract
本申请提出一种阻变式存储阵列及存储器，涉及存储器技术领域。其中，该存储阵列包括p×q个存储单元、第一位线选择电路和n个全局位线，所述第一位线选择电路包括q个选择开关组，每个所述选择开关组包括n个选择开关；所述存储单元包括晶体管和n个可变电阻，其中，n为大于1的正整数；其中，所述晶体管的栅极与字线连接，源极与源线连接，漏极分别与n个所述可变电阻的第一端连接，位于同一列的每个所述存储单元的第i个可变电阻的第二端均连接至第i位线，第j列的第i位线分别与第j个选择开关组的第i个选择开关连接。本申请通过在存储阵列中设置第一位线选择开关，避免了存储器在读写操作时未选中存储单元对选中存储单元的干扰。
Description
技术领域
本申请涉及存储器技术领域，尤其涉及一种阻变式存储阵列及存储器。
背景技术
目前，新型存储器有阻变随机存储器（RRAM，Resistive Random Access Memory）、磁性随机存储器（MMRAM，Magnetic Random Access Memory）、相变随机存储器（PCRAM，Phase change Random Access Memory）等。其中，阻变随机存储器采用忆阻器来做存储，通过忆阻器的高低电阻态来存储数据‘0’和数据‘1’；磁性随机存储器以磁电阻性质来存储数据，根据磁化的方向不同所导致的磁电阻不同来区分数据‘0’和数据‘1’；相变随机存储器利用特殊材料在晶态和非晶态之间相互转化时所表现出来的导电性差异来存储数据数据‘0’和数据‘1’。上述存储器均是通过电阻的差异来存储数据，因此均可归类为阻变式存储器，其中产生电阻差异的材料称为阻变电阻器件。
1T1R（1 transistor 1 resistor）结构是阻变式存储器常用的存储单元结构，1T1R结构包含一个开关晶体管和相应的阻变电阻器件。为了获取更高的存储密度，1TnR（1transistor n resistor，n≥2）结构的研究颇受关注，但受限于1TnR结构未选中存储单元在读写操作时对选中存储单元的干扰，使得1TnR结构的应用难以实现。
发明内容
本申请旨在至少在一定程度上解决相关技术中的技术问题之一。
本申请第一方面实施例提出了一种阻变式存储阵列，包括：
p×q个存储单元，其中，p为所述存储单元的行数，q为所述存储单元的列数，p和q均为正整数；
第一位线选择电路，其中，所述第一位线选择电路包括q个选择开关组，每个所述选择开关组包括n个选择开关；以及
n个全局位线，其中，n为大于1的正整数；
其中，所述存储单元包括晶体管和n个可变电阻，所述晶体管的栅极与字线连接，源极与源线连接，漏极分别与n个所述可变电阻的第一端连接，位于同一列的每个所述存储单元的第i个可变电阻的第二端均连接至第i位线，第j列的第i位线分别与第j个选择开关组的第i个选择开关连接，每个所述选择开关组的第i个选择开关均连接至第i全局位线。
本申请第二方面实施例提出了一种阻变式存储器，包括：
字线译码器、源线译码器、稳压源电路、数据检测电路及至少一个如本申请第一方面实施例提出的存储阵列；
其中，所述字线译码器与每个所述存储阵列的字线连接，用于控制每个所述存储阵列的字线电压；
所述源线译码器与每个所述存储阵列的源线连接，用于控制每个所述存储阵列的源线电压；
所述稳压源电路与每个所述存储阵列的n个全局位线连接，用于在任一所述存储单元被选中的情况下，控制所述存储单元的n个位线电压相等，并将被选中的所述存储单元的电流输出给所述数据检测电路；
所述数据检测电路与所述稳压源电路连接，用于接收每个所述存储单元的电流，根据所述电流确定每个所述存储单元的数据信息。
可选的，所述存储阵列的个数为m×k个，其中m为所述存储阵列的行数，k为所述存储阵列的列数，m和k均为正整数；
所述稳压源电路包括n×k个稳压源，位于同一列的每个存储阵列的n个全局位线分别与n个所述稳压源对应连接。
可选的，所述数据检测电路包括n×k个灵敏放大器，n×k个所述稳压源分别与n×k个所述灵敏放大器对应连接。
可选的，所述阻变式存储器还包括：
第二位线选择电路，所述第二位线选择电路包括n×k个全局选择开关，所述数据检测电路包括k个灵敏放大器，n×k个所述稳压源分别通过n×k个所述全局选择开关连接k个所述灵敏放大器。
本申请提供的存储单元采用1TnR结构，有效提高了存储单元的存储密度；在由多个存储单元组成的存储阵列中，通过第一位线选择开关可以阻断不同位线方向存储单元之间的影响，从而在增加存储密度的基础上，消除了未选中存储单元对选中存储单元在读写操作时的干扰。
本申请提供的阻变式存储器，通过字线译码器和源线译码器分别控制存储阵列中每个存储单元的字线电压和源线电压，通过稳压源电路控制存储单元的n个位线电压，避免n个位线之间未被选中存储单元产生的漏电流，以准确的获取存储单元的电流信息，并将存储单元的电流输出给数据检测电路，有效增加了1TnR结构的阻变式存储器的可靠性。
本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本申请一实施例所提供的阻变式存储阵列的结构示意图；
图2为根据本申请一实施例所提供的阻变式存储器的结构示意图；
图3为根据本申请一实施例所提供的读取存储单元电流的电路原理图；
图4为根据本申请另一实施例所提供的阻变式存储器的结构示意图。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。
下面参考附图描述本公开实施例的阻变式存储阵列及存储器。
图1示出了本申请实施例的一种阻变式存储阵列的结构示意图。如图1所示，该阻变式存储阵列100可以包括：p×q个存储单元110、第一位线选择电路120及n个全局位线。
其中，p为存储单元110的行数，q为存储单元110的列数，p和q均为正整数。每个存储单元110的结构相同，包括晶体管T1和n个可变电阻R1至Rn，其中，n为大于1的正整数。
比如，当n为2时，存储单元110为1T2R结构；当n为3时，存储单元110为1T3R结构。
需要说明的是，上述示例只是举例说明，不能作为对本申请实施例中存储单元110的限定。
此外，第一位线选择电路120可以包括q个选择开关组，每个选择开关组包括n个选择开关。
需要说明的是，选择开关组的个数与存储单元110的列数相同，每个选择开关组对应一列存储单元110，通过控制位于不同列的选择开关组的通断，可以避免不同位线方向存储单元之间的影响。
比如，当第1个选择开关组的各个选择开关S11至S1n闭合时，其他q-1个选择开关组S2至Sq均断开，从而可以避免其他q-1列存储单元对第一列存储单元在读写操作时的影响。
本申请实施例中，每行存储单元均对应一条字线及一条源线。比如，第1行存储单元对应字线WL1，对应源线SL1。相应的，第p行存储单元对应字线WLp，对应源线SLp。
每个存储单元110的晶体管T1的栅极与对应的字线连接，源极与对应的源线连接，漏极分别与n个可变电阻R1至Rn的第一端连接，位于同一列的每个存储单元的第i个可变电阻的第二端均连接至第i位线，第j列的第i位线分别与第j个选择开关组的第i个选择开关连接。
比如，位于第1列的每个存储单元110的第1个可变电阻R1的第二端均连接至第一列的第1位线BL11，以此类推，第n个可变电阻Rn的第二端均连接至第1列的第n位线BL1n。
同理，位于第q列的每个存储单元110的第1个可变电阻R1的第二端均连接至第q列的第1位线BLq1，以此类推，第n个可变电阻Rn的第二端均连接至第q列的第n位线BLqn。
需要说明的是，每个存储单元110分别对应一个编码地址，根据对应的编码地址，可以控制每个存储单元110的字线电压、源线电压及位线电压，进而实现对每个存储单元110的选中及操作。
由于每个存储单元对应n个位线，同时这n个位线也连接同一列的多个存储单元，当对任意一个存储单元中的一个可变电阻进行操作时，其他存储单元以及选中的存储单元中的其他可变电阻形成漏电通路，对选中的可变电阻的读电流产生干扰，甚至造成读取错误。
因此，本申请实施例中，当需要对某个存储单元进行操作时，可以将该存储单元对应的字线加所需的字线电压，将该存储单元对应的源线接地，并将该存储单元连接的n条位线同时加读电压，保证n条位线之间不存在漏电流，从而准确读取选中存储单元对应的电流。
本申请实施例中，存储阵列中每个选择开关组的第i个选择开关均连接至第i全局位线。
比如，每个选择开关组的第1个选择开关均连接至第1全局位线GBL1，以此类推，每个选择开关组的第n个选择开关均连接至第n全局位线GBLn。
需要说明的是，在版图绘制时，受限于布线空间的限制，通常位线金属宽度较窄，当位线距离较大时会有较大的金属线寄生电阻。
因此，本申请实施例中，存储阵列的q个位线形成一组，每组位线通过第一位线选择电路对应1个全局位线，使得全局位线在版图上获得足够的布线空间，进而增加全局位线的走线宽度，减小其寄生电阻，有效降低位线寄生电阻对读写操作带来的影响。
本申请实施例中，存储单元采用1TnR结构，有效提高了存储单元的存储密度；在由多个存储单元组成的存储阵列中，通过第一位线选择开关可以阻断不同位线方向存储单元之间的影响，从而在增加存储密度的基础上，消除了未选中存储单元对选中存储单元在读写操作时的干扰。
需要说明的是，本申请所述阻变式存储阵列适用于且不仅适用于阻变随机存储器（RRAM，Resistive Random Access Memory）、磁性随机存储器（MMRAM，Magnetic RandomAccess Memory）、相变随机存储器（PCRAM，Phase change Random Access Memory）等新型存储器。
图2示出了本申请一实施例的一种阻变式存储器的结构示意图。如图2所示，该阻变式存储存储器200可以包括：字线译码器210、源线译码器220、稳压源电路230、数据检测电路240及至少一个存储阵列100。
其中，字线译码器210与每个存储阵列的字线连接，用于控制每个存储阵列的字线电压。源线译码器220与每个存储阵列的源线连接，用于控制每个存储阵列的源线电压。
稳压源电路230与每个存储阵列的n个全局位线连接，用于在任一存储单元被选中的情况下，控制存储单元的n个位线电压相等，并将被选中的存储单元的电流输出给数据检测电路。
数据检测电路与稳压源电路连接，用于接收每个存储单元的电流，根据电流确定每个存储单元的数据信息。
其中，稳压源电路230可以包括多个稳压源，数据检测电路240可以包括多个灵敏放大器，灵敏放大器接收稳压源送来的存储单元的电流，并与参考电流进行比较，将比较结果转化为数字电平，从而确定存储单元的数据信息。
在本申请实施例一种可能的实现方式中，存储阵列100的个数为m×k个，其中m为存储阵列的行数，k为存储阵列的列数，m和k均为正整数。
需要说明的是，由本申请其他实施例的描述可知，每个存储阵列100包括p行q列存储单元，每行存储单元分别对应一条字线及一条源线。
因此，字线译码器210和源线译码器220对于每个存储阵列100分别控制p条字线和p条源线。
在本申请实施例一种可能的实现方式中，稳压源电路230包括n×k个稳压源，位于同一列的每个存储阵列的n个全局位线分别与n个稳压源对应连接。
比如，位于第1列的每个存储阵列100的第1个全局位线GBL11与第1列的第1个稳压源连接，第2个全局位线GBL12与第1列的第2个稳压源连接，以此类推，第n个全局位线GBL1n与第1列的第n个稳压源连接。
同理，位于第k列的每个存储阵列100的第1个全局位线GBLk1与第k列的第1个稳压源连接，第2个全局位线GBLk2与第k列的第2个稳压源连接，以此类推，第n个全局位线GBLkn与第k列的第n个稳压源连接。
在本申请实施例一种可能的实现方式中，数据检测电路240包括n×k个灵敏放大器，n×k个稳压源分别与n×k个灵敏放大器对应连接。
具体的，如图3所示，本申请实施例中，当需要对任一存储阵列的任一存储单元进行操作时，可以控制该存储单元所在列对应的选择开关组闭合，然后通过字线译码器210将该存储单元对应的字线加所需的字线电压Vwl，通过源线译码器220将该存储单元对应的源线接地，并通过该存储单元所在存储阵列对应的n个稳压源将该存储单元连接的n条位线同时加读电压Vread，进而将该存储单元n个可变电阻R1至Rn的读电流输出给对应的n个灵敏放大器，实现同时读取该存储单元中n个可变电阻的数据状态。
本申请实施例的阻变式存储器，通过字线译码器和源线译码器分别控制存储阵列中每个存储单元的字线电压和源线电压，通过稳压源电路控制存储单元的n个位线电压，避免n个位线之间未被选中存储单元产生的漏电流，以准确的获取存储单元的电流信息，并将存储单元的电流输出给数据检测电路，有效增加了1TnR结构的阻变式存储器的可实现性。
图4示出了本申请另一实施例的一种阻变式存储器的结构示意图。在如图2所示实施例的基础上，还包括第二位线选择电路250。
其中，第二位线选择电路250包括n×k个全局选择开关，数据检测电路包括k个灵敏放大器，n×k个稳压源分别通过n×k个全局选择开关连接k个灵敏放大器。
具体的，本申请实施例中，当需要对任一存储阵列的任一存储单元进行操作时，可以控制该存储单元所在列对应的选择开关组闭合，然后通过字线译码器210将该存储单元对应的字线加所需的字线电压Vwl，通过源线译码器220将该存储单元对应的源线接地，并通过该存储单元所在存储阵列对应的n个稳压源将该存储单元连接的n条位线同时加读电压Vread，最后通过控制该存储单元所在存储阵列对应的n个全局选择开关逐个闭合，依次将该存储单元n个可变电阻R1至Rn的读电流输出给对应的灵敏放大器，实现依次读取该存储单元中n个可变电阻的数据状态。
需要说明的是，本申请所述技术和权利范围适用于且不仅适用于阻变随机存储器（RRAM，Resistive Random Access Memory）、磁性随机存储器（MMRAM，Magnetic RandomAccess Memory）、相变随机存储器（PCRAM，Phase change Random Access Memory）等新型存储器。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、 “示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
Claims (5)
1.一种阻变式存储阵列，其特征在于，包括：
p×q个存储单元，其中，p为所述存储单元的行数，q为所述存储单元的列数，p和q均为正整数；
第一位线选择电路，其中，所述第一位线选择电路包括q个选择开关组，每个所述选择开关组包括n个选择开关；以及
n个全局位线，其中，n为大于1的正整数；
其中，所述存储单元包括晶体管和n个可变电阻，所述晶体管的栅极与字线连接，源极与源线连接，漏极分别与n个所述可变电阻的第一端连接;位于同一列的每个所述存储单元的第i个可变电阻的第二端均连接至第i位线，第j列的第i位线分别与第j个选择开关组的第i个选择开关连接，每个所述选择开关组的第i个选择开关均连接至第i全局位线；其中，i小于等于n，j小于等于q；i，j分别为大于或等于1的正整数。
2.一种阻变式存储器，其特征在于，包括：
字线译码器、源线译码器、稳压源电路、数据检测电路及至少一个如权利要求1所述的存储阵列；
其中，所述字线译码器与每个所述存储阵列的字线连接，用于控制每个所述存储阵列的字线电压；
所述源线译码器与每个所述存储阵列的源线连接，用于控制每个所述存储阵列的源线电压；
所述稳压源电路与每个所述存储阵列的n个全局位线连接，用于在任一所述存储单元被选中的情况下，控制所述存储单元的n个位线电压相等，并将被选中的所述存储单元的电流输出给所述数据检测电路；
所述数据检测电路与所述稳压源电路连接，用于接收每个所述存储单元的电流，根据所述电流确定每个所述存储单元的数据信息。
3.如权利要求2所述的存储器，其特征在于，所述存储阵列的个数为m×k个，其中m为所述存储阵列的行数，k为所述存储阵列的列数，m和k均为正整数；
所述稳压源电路包括n×k个稳压源，位于同一列的每个存储阵列的n个全局位线分别与n个所述稳压源对应连接。
4.如权利要求3所述的存储器，其特征在于，所述数据检测电路包括n×k个灵敏放大器，n×k个所述稳压源分别与n×k个所述灵敏放大器对应连接。
5.如权利要求3所述的存储器，其特征在于，还包括第二位线选择电路，所述第二位线选择电路包括n×k个全局选择开关，所述数据检测电路包括k个灵敏放大器，n×k个所述稳压源分别通过n×k个所述全局选择开关连接k个所述灵敏放大器。
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