CN113452789A - 一种前传接口频域合路***及频域合路方法 - Google Patents
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Abstract
本发明提供一种前传接口频域合路***及频域合路方法，包括：输入模块、频域合路模块和输出模块，至少一路信号从所述输入模块输入，经过所述频域合路模块进行时延补偿及合路之后，由输出模块输出；所述输入模块包括至少一个CPRI组帧输入单元，用于输入所述至少一路信号；所述频域合路模块用于基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据；所述输出模块用于输出所述调整后的打包数据。本发明通过改进现有的前传接口中的频域包传送格式，采用时延补偿机制，保证各路天线的上行频域数据能同时到达上级BBU，并占用更低的传输带宽，能缓解BBU缓存多路天线的压力。
Description
技术领域
本发明涉及无线通信技术领域，尤其涉及一种前传接口频域合路***及频域合路方法。
背景技术
在5G基站***中，引进了AAU(Active Antenna Unit，有源天线单元)的功能，特别是多个AAU之间的级联，涉及前传接口的合路处理方案。
BBU跟AAU之间的接口称为前传接口，一般采用CPRI(Common Public RadioInterface，通用公共无线接口)或者eCPRI(enhanced Common Public Radio Interface，增强型通用公共无线接口)协议。区别于4G***，AAU中强化了频域处理的概念，即CPRI/eCPRI协议增加了传输各天线/通道频域数据的需求，如图1所示。在AAU级联环境下，本级AAU和下级AAU的上行频域数据需要合并到一起，通过CPRI/eCPRI接口上传到BBU。本级AAU和下级AAU分别对应不同的射频通道的信源，在频域上不能直接合路，而频域数据包中的包头(可携带slot号，symbol号，PRB编号等信息)，不同AAU是可以共享的。一种较为直接的办法是，将不同天线/通路的频域数据分别打包，并依次上传，如图2所示。
上述合路方案中，在BBU上需要对多通道数据合路并拉齐，增加了BBU的资源开销和运行负荷，不同通道的包头信息重复传送，导致前传接口的传输效率不高，即在同等速率的传输带宽下，无法支持更多的传输通道，此外，在BBU上实现载波汇聚，依赖于1588授时***。
发明内容
本发明提供一种前传接口频域合路***及频域合路方法，用以解决现有技术中存在的缺陷。
第一方面，本发明提供一种前传接口频域合路***，包括：
输入模块、频域合路模块和输出模块，至少一路信号从所述输入模块输入，经过所述频域合路模块进行时延补偿及合路之后，由输出模块输出；
所述输入模块包括至少一个CPRI组帧输入单元，用于输入所述至少一路信号；
所述频域合路模块用于基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据；
所述输出模块用于输出所述调整后的打包数据。
在一个实施例中，所述输入模块包括本级CPRI组帧输入单元和级联口CPRI接收单元；
所述本级CPRI组帧输入单元用于输出本级信号数据和本级信号包头；
所述级联口CPRI接收单元用于输出下级信号数据和下级信号包头。
在一个实施例中，所述频域合路模块包括本级RAM单元、本级RAM写控制单元、本级RAM读控制单元、下级RAM单元、下级RAM写控制单元、下级RAM读控制单元、帧头控制单元、Head留样单元和MUX单元；
所述本级RAM单元用于基于预设缓存深度时间存储所述本级信号数据，所述预设缓存深度时间大于上级BBU提前量，并使所述本级RAM单元的读地址和写地址轮询整数圈；
所述本级RAM写控制单元用于将所述本级CPRI组帧输入单元输出的信号数据，顺序写入所述本级RAM单元；
所述本级RAM读控制单元用于基于本级CPRI帧头信号的触发，将所述本级RAM单元中缓存的所述本级信号数据读出；
所述下级RAM单元用于存储所述下级信号数据；
所述下级RAM写控制单元用于将所述级联口CPRI接收单元输出的信号数据，顺序写入所述下级RAM单元；
所述Head留样单元用于记录所述下级RAM单元中每个信号切片chip的包头信息，提供与所述本级RAM单元输出数据流的包头匹配检测；
所述下级RAM读控制单元用于以chip为单位实时监控所述本级RAM单元输出的所述本级信号包头，并查询所述Head留样单元中是否存在匹配的留样记录；
所述帧头控制单元用于生成所述预设缓存深度时间；
所述MUX单元用于将所述本级RAM单元和所述下级RAM单元输出的数据流进行汇合，得到合并数据流。
在一个实施例中，所述输出模块包括GT单元，所述GT单元用于向上级BBU输出所述调整后的打包数据。
第二方面，本发明还提供一种前传接口频域合路方法，包括：
确定至少一路信号；
基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据；
将所述调整后的打包数据输出给上级BBU单元。
在一个实施例中，基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据，包括：
分别获取所述至少一路信号中的本级信号数据、本级信号包头、下级信号数据和下级信号包头；
当所述本级信号包头的上升沿到来时，将本级RAM单元的写地址归0，将所述下级信号数据写入地址0，待下一个时钟节拍时，写地址加1，直至所述本级RAM单元的写地址累加至最大值后在下一个时钟节拍自动归0；
待本级CPRI帧头信号的上升沿到来时，将所述本级RAM单元的读地址归0，待下一个时钟节拍时，读地址加1，直至所述本级RAM单元的读地址累加至最大值后在下一个时钟节拍自动归0；
若所述本级RAM单元输出的所述本级信号包头匹配下级RAM单元中缓存的所述下级信号包头，则所述下级RAM单元缓存若干个信号切片；
在Head留样单元中记录所述下级RAM单元中每个信号切片chip的包头信息，提供与所述本级RAM单元输出数据流的包头匹配检测；
在下级RAM读控制单元中以chip为单位实时监控所述本级RAM单元输出的所述本级信号包头，并查询所述Head留样单元中是否存在匹配的留样记录；
由MUX单元将所述本级RAM单元和所述下级RAM单元输出的数据流进行汇合，得到合并数据流。
在一个实施例中，所述由MUX单元将所述本级RAM单元和所述下级RAM单元输出的数据流进行汇合，得到合并数据流，还包括：
基于预设寄存器打节拍方式，将所述本级RAM单元输出的数据流延迟若干节拍，得到延迟后的数据流；
基于下级RAM读控制单元匹配结果，将所述延迟后的数据流与所述下级RAM单元输出的数据流进行预设加法运算，得到合并数据流。
在一个实施例中，所述下级RAM读控制单元匹配结果，包括：
判断当前节拍是否为频域字段，若是则采用本级信号数据代替所述合并数据流中除频域字段的部分；
若下级RAM读控制单元无法获取匹配包头，则对应的下级AAU不参与合路；
若下级AAU的CPRI/eCPRI协议无法同步，则下级AAU不参与合路；
若本级AAU小区未激活，下级AAUC的CPRI/eCPRI协议同步且小区已激活，则本级AAU不参与合路。
第三方面，本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述前传接口频域合路方法的步骤。
第四方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述前传接口频域合路方法的步骤。
本发明提供的前传接口频域合路***及频域合路方法，通过改进现有的前传接口中的频域包传送格式，采用时延补偿机制，保证各路天线的上行频域数据能同时到达上级BBU，并占用更低的传输带宽，能缓解BBU缓存多路天线的压力。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术提供的5G基站中AAU功能示意图；
图2是现有技术提供的5G前传接口中频域数据包传送格式示意图；
图3是本发明提供的5G前传接口中频域数据包传送格式改进示意图；
图4是本发明提供的频域合路方案框图；
图5是本发明提供的频域合路模块的输入与输出对齐关系图；
图6是本发明提供的RAM0写控制模块的时序图；
图7是本发明提供的RAM0读控制模块的时序图；
图8是本发明提供的前传接口频域合路方法的流程示意图；
图9是本发明提供的两级AAU级联的帧头时间关系示意图；
图10是本发明提供的三级AAU级联的帧头时间关系示意图；
图11是本发明提供的电子设备的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
针对现有技术中存在的问题，本发明通过改进前传接口的频域包传送格式，如图3所示，以此数据格式定义为前提，AAU中通过实现频域合路模块，将本级及以下的AAU数据合路，统一打包后发送给BBU，即在AAU中实现天线汇聚的功能，将原BBU的部分基带处理下沉至AAU实现，以分担BBU的负荷及成本压力。
图4是本发明提供的频域合路方案框图，如图4所示，包括：
输入模块、频域合路模块和输出模块，至少一路信号从所述输入模块输入，经过所述频域合路模块进行时延补偿及合路之后，由输出模块输出；
所述输入模块包括至少一个CPRI组帧输入单元，用于输入所述至少一路信号；
所述频域合路模块用于基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据；
所述输出模块用于输出所述调整后的打包数据。
其中，所述输入模块包括本级CPRI组帧输入单元和级联口CPRI接收单元；
所述本级CPRI组帧输入单元用于输出本级信号数据和本级信号包头；
所述级联口CPRI接收单元用于输出下级信号数据和下级信号包头。
其中，所述频域合路模块包括本级RAM单元、本级RAM写控制单元、本级RAM读控制单元、下级RAM单元、下级RAM写控制单元、下级RAM读控制单元、帧头控制单元、Head留样单元和MUX单元；
所述本级RAM单元用于基于预设缓存深度时间存储所述本级信号数据，所述预设缓存深度时间大于上级BBU提前量，并使所述本级RAM单元的读地址和写地址轮询整数圈；
所述本级RAM写控制单元用于将所述本级CPRI组帧输入单元输出的信号数据，顺序写入所述本级RAM单元；
所述本级RAM读控制单元用于基于本级CPRI帧头信号的触发，将所述本级RAM单元中缓存的所述本级信号数据读出；
所述下级RAM单元用于存储所述下级信号数据；
所述下级RAM写控制单元用于将所述级联口CPRI接收单元输出的信号数据，顺序写入所述下级RAM单元；
所述Head留样单元用于记录所述下级RAM单元中每个信号切片chip的包头信息，提供与所述本级RAM单元输出数据流的包头匹配检测；
所述下级RAM读控制单元用于以chip为单位实时监控所述本级RAM单元输出的所述本级信号包头，并查询所述Head留样单元中是否存在匹配的留样记录；
所述帧头控制单元用于生成所述预设缓存深度时间；
所述MUX单元用于将所述本级RAM单元和所述下级RAM单元输出的数据流进行汇合，得到合并数据流。
其中，所述输出模块包括GT单元，所述GT单元用于向上级BBU输出所述调整后的打包数据。
具体地，本发明所提出的前传接口频域合路***包括输入模块、频域合路模块和输出模块。
其中频域合路模块，包括RAM0单元、RAM0写控制单元、RAM0读控制单元、RAM1单元、RAM1写控制单元、RAM1读控制单元、帧头控制单元、Head留样单元和MUX单元组成。
频域合路模块的输入来自两个单元，即输入模块的两个部分，一是本级CPRI组帧单元，另一个是级联口CPRI接收单元，即实现二者信号的合路。合路完成的数据通过GT发送给AAU的上级单元，GT即Gigabyte Transiver，是CPRI协议传输的硬件单元。为达到设计效果，本级CPRI组帧单元和级联口CPRI接收单元需提供CPRI数据和与之对齐的帧头。如图4所示，local_tx_data和local_tx_hd分别表示本级CPRI组帧单元的数据和帧头，next_cpri_data和next_cpri_hd分别表示级联口CPRI接收单元的数据和帧头。由于CPRI协议中定义的帧结构具有周期特性(一般是10ms，以下若无特别说明，均采用10ms周期代表)，帧头跟数据的对齐关系可以表述为：当帧头的上升沿到来时，正好对应数据流中10ms周期的开始。频域合路模块要解决的问题之一，是本级CPRI组帧单元和级联口CPRI接收单元的帧头对齐。另一方面，由于不同AAU在频域打包时，存在chip级别的时延差异，所以在帧头对齐后，还需进行包头对齐才能实现合路，对齐关系如图5所示。
需要说明的是，RAM0是存储local_tx_data数据流的主要媒介，是一个标准的RAM单元。RAM0的缓存深度，需大于BBU的提前量Ta。考虑到RAM0读和写触发信号的周期性(10ms)，设计上需保证在一个10ms周期内，RAM的读地址和写地址正好轮询整数圈。结合这两个条件，可得到最优的RAM0深度，即能满足设计需求，又能节省资源。
RAM0写控制单元将本级CPRI组帧单元输出的数据，按顺序写入RAM0单元。当local_tx_hd上升沿到来时，将RAM0的写地址归0，同时将next_cpri_data写入地址0。下一个时钟节拍时，写地址加1，以此类推。当RAM0的写地址累加至最大值后，在下一个时钟节拍自动归0。图6表示RAM0写控制单元的时序，图中的最大地址值0x7FF仅为示范。
RAM0读控制单元在local_cpri_hd_pre信号的触发下，将RAM0中缓存的local_tx_data数据流读出。当local_cpri_hd_pre上升沿到来时，RAM0的读地址归0。下一个时钟节拍时，读地址加1，以此类推。当RAM0的读地址累加至最大值后，在下一个时钟节拍自动归0。图7表示RAM0读控制单元的时序，图中的最大地址值0x7FF仅为示范。
RAM1是存储next_cpri_data数据流的主要媒介，是一个标准的RAM单元。从设计效果上看，local_tx_data数据流经过RAM0延迟后，跟next_cpri_data数据流大致是对齐的，仅存在几个chip的偏差。而最终两级AAU频域数据的可以合路的前提，是RAM0输出数据流中的包头信息能匹配上RAM1中缓存包头。所以，RAM1只需要缓存几个chip即可，而具体定为几个chip，需要根据AAU***的打包误差、时延测量误差综合考虑。
RAM1写控制单元的设计原理跟RAM0写控制单元相同，区别仅在于处理的对象不同。
Head留样单元记录RAM1中每个chip中的包头信息，用户后续跟RAM0输出数据流中的包头匹配检测。
RAM1读控制单元，以chip为单位实时监控RAM0中输出的包头，并查询Head留样单元中是否有能与之匹配上的留样记录。这里的匹配，即包头信息相同。若能匹配上，表示此chip可以参与合路。RAM1读控制单元将匹配结果输出给MUX单元，同时从RAM1中读出已匹配上chip的全部信息。
MUX单元将RAM0单元和RAM1单元输出的数据流汇合，最终形成一路数据流给GT单元。
本发明通过改进现有的前传接口中的频域包传送格式，采用时延补偿机制，保证各路天线的上行频域数据能同时到达上级BBU，并占用更低的传输带宽，能缓解BBU缓存多路天线的压力。
图8是本发明提供的前传接口频域合路方法的流程示意图，如图8所示，包括：
S1，确定至少一路信号；
S2，基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据；
S3，将所述调整后的打包数据输出给上级BBU单元。
基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据，包括：
分别获取所述至少一路信号中的本级信号数据、本级信号包头、下级信号数据和下级信号包头；
当所述本级信号包头的上升沿到来时，将本级RAM单元的写地址归0，将所述下级信号数据写入地址0，待下一个时钟节拍时，写地址加1，直至所述本级RAM单元的写地址累加至最大值后在下一个时钟节拍自动归0；
待本级CPRI帧头信号的上升沿到来时，将所述本级RAM单元的读地址归0，待下一个时钟节拍时，读地址加1，直至所述本级RAM单元的读地址累加至最大值后在下一个时钟节拍自动归0；
若所述本级RAM单元输出的所述本级信号包头匹配下级RAM单元中缓存的所述下级信号包头，则所述下级RAM单元缓存若干个信号切片；
在Head留样单元中记录所述下级RAM单元中每个信号切片chip的包头信息，提供与所述本级RAM单元输出数据流的包头匹配检测；
在下级RAM读控制单元中以chip为单位实时监控所述本级RAM单元输出的所述本级信号包头，并查询所述Head留样单元中是否存在匹配的留样记录；
由MUX单元将所述本级RAM单元和所述下级RAM单元输出的数据流进行汇合，得到合并数据流。
所述由MUX单元将所述本级RAM单元和所述下级RAM单元输出的数据流进行汇合，得到合并数据流，还包括：
基于预设寄存器打节拍方式，将所述本级RAM单元输出的数据流延迟若干节拍，得到延迟后的数据流；
基于下级RAM读控制单元匹配结果，将所述延迟后的数据流与所述下级RAM单元输出的数据流进行预设加法运算，得到合并数据流。
具体地，本发明所提出的前传接口频域合路方法主要运行在频域合路模块，频域合路模块的输入来自两个模块，一是本级CPRI组帧单元，另一个是级联口CPRI接收单元，即实现二者信号的合路。合路完成的数据通过GT发送给AAU的上级单元，GT即GigabyteTransiver，是CPRI协议传输的硬件单元。为达到设计效果，本级CPRI组帧单元和级联口CPRI接收单元需提供CPRI数据和与之对齐的帧头。local_tx_data和local_tx_hd分别表示本级CPRI组帧单元的数据和帧头，next_cpri_data和next_cpri_hd分别表示级联口CPRI接收单元的数据和帧头。由于CPRI协议中定义的帧结构具有周期特性(一般是10ms，以下若无特别说明，均采用10ms周期代表)，帧头跟数据的对齐关系可以表述为：当帧头的上升沿到来时，正好对应数据流中10ms周期的开始。频域合路模块要解决的问题之一，是本级CPRI组帧单元和级联口CPRI接收单元的帧头对齐。另一方面，由于不同AAU在频域打包时，存在chip级别的时延差异，所以在帧头对齐后，还需进行包头对齐才能实现合路。
其中，RAM0是存储local_tx_data数据流的主要媒介，是一个标准的RAM单元。RAM0的缓存深度，需大于BBU的提前量Ta。另一方面，考虑到RAM0读和写触发信号的周期性(10ms)，设计上需保证在一个10ms周期内，RAM的读地址和写地址正好轮询整数圈。结合这两个条件，可得到最优的RAM0深度，即能满足设计需求，又能节省资源。RAM0写控制单元将本级CPRI组帧单元输出的数据，按顺序写入RAM0单元。当local_tx_hd上升沿到来时，将RAM0的写地址归0，同时将next_cpri_data写入地址0。下一个时钟节拍时，写地址加1，以此类推。当RAM0的写地址累加至最大值后，在下一个时钟节拍自动归0。RAM0读控制单元在local_cpri_hd_pre信号的触发下，将RAM0中缓存的local_tx_data数据流读出。当local_cpri_hd_pre上升沿到来时，RAM0的读地址归0。下一个时钟节拍时，读地址加1，以此类推。当RAM0的读地址累加至最大值后，在下一个时钟节拍自动归0。
RAM1是存储next_cpri_data数据流的主要媒介，是一个标准的RAM单元。从设计效果上看，local_tx_data数据流经过RAM0延迟后，跟next_cpri_data数据流大致是对齐的，仅存在几个chip的偏差。而最终两级AAU频域数据的可以合路的前提，是RAM0输出数据流中的包头信息能匹配上RAM1中缓存包头。所以，RAM1只需要缓存几个chip即可。具体定为几个chip，需要根据AAU***的打包误差、时延测量误差综合考虑。RAM1写控制单元的设计原理跟RAM0写控制单元相同，区别仅在于处理的对象不同。Head留样单元，记录RAM1中每个chip中的包头信息，用户后续跟RAM0输出数据流中的包头匹配检测。RAM1读控制单元，以chip为单位实时监控RAM0中输出的包头，并查询Head留样单元中是否有能与之匹配上的留样记录。这里的匹配，即包头信息相同。若能匹配上，表示此chip可以参与合路。RAM1读控制单元将匹配结果输出给MUX单元，同时从RAM1中读出已匹配上chip的全部信息。MUX单元将RAM0单元和RAM1单元输出的数据流汇合，最终形成一路数据流给GT单元。
本发明通过在AAU中的频域合路，将本级及以下的AAU数据合路，统一打包后发送给BBU，在AAU中实现了天线汇聚功能，将原BBU的部分基带处理功能下沉至AAU实现，以分担BBU的负荷及成本压力。
基于上述实施例，所述下级RAM读控制单元匹配结果，包括：
判断当前节拍是否为频域字段，若是则采用本级信号数据代替所述合并数据流中除频域字段的部分；
若下级RAM读控制单元无法获取匹配包头，则对应的下级AAU不参与合路；
若下级AAU的CPRI/eCPRI协议无法同步，则下级AAU不参与合路；
若本级AAU小区未激活，下级AAUC的CPRI/eCPRI协议同步且小区已激活，则本级AAU不参与合路。
具体地，由于RAM1读控制单元输出的读地址依赖于RAM0单元的数据流的结果，且RAM1读数据存在一定时延，所以RAM0单元和RAM1单元输出的数据流必然存在几个时钟周期的偏差，不能直接合路。这里，采用寄存器打节拍的方式，将RAM0单元输出数据流延迟几拍(具体延几拍以设计为准)，将延迟后的数据跟RAM1的数据流做加法运算(按位异或)。考虑到实际即情况，二者的加法运算并不能一直生效，需要通过一个开关(即RAM1读控制单元的匹配结果)来控制当前是否使能合路(加法运算)。具体原因为：
1)从业务上看，本级AAU(对应RAM0单元输出的数据流)和下级AAU(对应RAM1单元输出的数据流)需合并的仅是频域数据，而RAM0单元和RAM1单元的数据流是整个CPRI/eCPRI数据，所以需要判断当前节拍是否是频域字段。除频域字段外，合路后的数据流一律用本级AAU的数据流替代；
2)若RAM1读控制单元无法找到匹配的包头，则下级AAU不参与合路，仅输出本级AAU的频域数据；
3)若下级AAU的CPRI/eCPRI协议无法同步，则下级AAU不参与合路；
4)若本级AAU小区未激活(频域数据不可用)，但下级AAU的CPRI/eCPRI协议同步且小区已激活，则本级AAU的频域数据不参与合路。
此外，还需要梳理一下各模块之间的帧头关系：
在图4中，local_cpri_hd_pre触发RAM0读控制单元从RAM0单元中读出数据流，之后经过MUX单元输出，时延是固定的(一般10个时钟节拍以内)，这里暂时忽略。所以，local_cpri_hd_pre暂可等效为local_cpri_hd；
local_tx_hd和local_cpri_hd_pre之间的时延，即本级AAU频域数据在RAM0单元中缓存的时间，由帧头控制单元产生；
local_tx_hd_pre触发本级CPRI组帧单元组CPRI/eCPRI帧，输出local_tx_hd。从经验上看，二者时延也较小，这里暂时忽略。若实际设计中此时延大到不可忽略，可以在控制单元中将其补偿。所以，local_tx_hd_pre暂可等效为local_tx_hd；
若不考虑MUX单元的处理时延，下级AAU数据在RAM1中的时延，等效于next_cpri_hd和local_cpri_hd的时延。这个时延将在图9中用⊿T表示。
综上所述，将上述的时间关系用图9来表示，其中，以“aau1”开头的信号表示第一级AAU中的帧头，以“aau2”开头的表示的信号表示第二级AAU中的帧头。图9中，local_tx_hd则表示每级AAU的local_tx_hd帧头，其相对于GPS 10ms空口的时间差是固定的。而bbu_rx_cpri_hd是BBU收到上行cpri帧头的理论时间点，本设计的期望达到的效果是，bbu_rx_cpri_hd相对于GPS 10ms空口的时间差是固定的(不随光纤的拉远长度而改变)，即local_tx_hd至bbu_rx_cpri_hd的时延固定，在图9中将表示为Ta。L1表示BBU跟第一级AAU之间的光纤时延，L2表示BBU跟第二级AAU之间的光纤时延(此时延为累计时延，即L1加上第一级AAU跟第二级AAU之间的时延)。
需要说明的是，图9中的虚箭头并不是帧头实际的出现的位置，在图中标注出来是为了参考，而旁边的实线则表示帧头实际出现的位置。以aau2_local_cpri_hd为例，第二级AAU的local_cpri_hd提前于bbu_rx_cpri_hd的时间为(L2+⊿T)。aau2_local_cpri_hd经过光纤时延，达到第一级AAU后，即为图中的aau1_next_cpir_hd，它提前于bbu_rx_cpri_hd的时间为(L1+⊿T)。⊿T为第2级频域数据合路所产生的时延。两级频域数据合路后的帧头为aau1_local_cpri_hd，其提前于bbu_rx_cpri_hd的时间正好为L1，即可准时到达BBU。
在两级AAU级联的帧头时间关系的基础上，不难得到三级甚至更多AAU级联时的时延关系，图10描述了三级AAU级联时的时延关系。
可以得到，第n级RRU中local_cpri_hd提前于bbu_rx_cpri_hd的时间为Ln+(n-1)*⊿T，其中Ln为第n级RRU跟AAU之间的累计光纤时延。
图4中的帧头控制单元，可以根据时延测量结果得到Ln，结合当前RRU所在的级数，计算并提供local_cpri_hd_pre和local_tx_hd_pre。根据前面的描述，local_cpri_hd_pre基本等效于local_cpri_hd，local_tx_hd_pre基本等效于local_tx_hd。实际它们的时间差，可以在帧头控制单元中很轻易地补偿。
图11示例了一种电子设备的实体结构示意图，如图11所示，该电子设备可以包括：处理器(processor)1110、通信接口(Communications Interface)1120、存储器(memory)1130和通信总线1140，其中，处理器1110，通信接口1120，存储器1130通过通信总线1140完成相互间的通信。处理器1110可以调用存储器1130中的逻辑指令，以执行前传接口频域合路方法，该方法包括：确定至少一路信号；基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据；将所述调整后的打包数据输出给上级BBU单元。
此外，上述的存储器1130中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
另一方面，本发明还提供一种计算机程序产品，所述计算机程序产品包括存储在非暂态计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，计算机能够执行上述各方法所提供的前传接口频域合路方法方法，该方法包括：确定至少一路信号；基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据；将所述调整后的打包数据输出给上级BBU单元。
又一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各提供的前传接口频域合路方法，该方法包括：确定至少一路信号；基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据；将所述调整后的打包数据输出给上级BBU单元。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种前传接口频域合路***，其特征在于，包括：输入模块、频域合路模块和输出模块，至少一路信号从所述输入模块输入，经过所述频域合路模块进行时延补偿及合路之后，由输出模块输出；
所述输入模块包括至少一个CPRI组帧输入单元，用于输入所述至少一路信号；
所述频域合路模块用于基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据；
所述输出模块用于输出所述调整后的打包数据。
2.根据权利要求1所述的前传接口频域合路***，其特征在于，所述输入模块包括本级CPRI组帧输入单元和级联口CPRI接收单元；
所述本级CPRI组帧输入单元用于输出本级信号数据和本级信号包头；
所述级联口CPRI接收单元用于输出下级信号数据和下级信号包头。
3.根据权利要求2所述的前传接口频域合路***，其特征在于，所述频域合路模块包括本级RAM单元、本级RAM写控制单元、本级RAM读控制单元、下级RAM单元、下级RAM写控制单元、下级RAM读控制单元、帧头控制单元、Head留样单元和MUX单元；
所述本级RAM单元用于基于预设缓存深度时间存储所述本级信号数据，所述预设缓存深度时间大于上级BBU提前量，并使所述本级RAM单元的读地址和写地址轮询整数圈；
所述本级RAM写控制单元用于将所述本级CPRI组帧输入单元输出的信号数据，顺序写入所述本级RAM单元；
所述本级RAM读控制单元用于基于本级CPRI帧头信号的触发，将所述本级RAM单元中缓存的所述本级信号数据读出；
所述下级RAM单元用于存储所述下级信号数据；
所述下级RAM写控制单元用于将所述级联口CPRI接收单元输出的信号数据，顺序写入所述下级RAM单元；
所述Head留样单元用于记录所述下级RAM单元中每个信号切片chip的包头信息，提供与所述本级RAM单元输出数据流的包头匹配检测；
所述下级RAM读控制单元用于以chip为单位实时监控所述本级RAM单元输出的所述本级信号包头，并查询所述Head留样单元中是否存在匹配的留样记录；
所述帧头控制单元用于生成所述预设缓存深度时间；
所述MUX单元用于将所述本级RAM单元和所述下级RAM单元输出的数据流进行汇合，得到合并数据流。
4.根据权利要求2所述的前传接口频域合路***，其特征在于，所述输出模块包括GT单元，所述GT单元用于向上级BBU输出所述调整后的打包数据。
5.一种前传接口频域合路方法，基于权利要求1至4中任一所述的前传接口频域合路***，其特征在于，包括：
确定至少一路信号；
基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据；
将所述调整后的打包数据输出给上级BBU单元。
6.根据权利要求5所述的前传接口频域合路方法，其特征在于，基于预设时延补偿机制对所述至少一路信号进行时延调整和包头合并，获得调整后的打包数据，包括：
分别获取所述至少一路信号中的本级信号数据、本级信号包头、下级信号数据和下级信号包头；
当所述本级信号包头的上升沿到来时，将本级RAM单元的写地址归0，将所述下级信号数据写入地址0，待下一个时钟节拍时，写地址加1，直至所述本级RAM单元的写地址累加至最大值后在下一个时钟节拍自动归0；
待本级CPRI帧头信号的上升沿到来时，将所述本级RAM单元的读地址归0，待下一个时钟节拍时，读地址加1，直至所述本级RAM单元的读地址累加至最大值后在下一个时钟节拍自动归0；
若所述本级RAM单元输出的所述本级信号包头匹配下级RAM单元中缓存的所述下级信号包头，则所述下级RAM单元缓存若干个信号切片；
在Head留样单元中记录所述下级RAM单元中每个信号切片chip的包头信息，提供与所述本级RAM单元输出数据流的包头匹配检测；
在下级RAM读控制单元中以chip为单位实时监控所述本级RAM单元输出的所述本级信号包头，并查询所述Head留样单元中是否存在匹配的留样记录；
由MUX单元将所述本级RAM单元和所述下级RAM单元输出的数据流进行汇合，得到合并数据流。
7.根据权利要求6所述的前传接口频域合路方法，其特征在于，所述由MUX单元将所述本级RAM单元和所述下级RAM单元输出的数据流进行汇合，得到合并数据流，还包括：
基于预设寄存器打节拍方式，将所述本级RAM单元输出的数据流延迟若干节拍，得到延迟后的数据流；
基于下级RAM读控制单元匹配结果，将所述延迟后的数据流与所述下级RAM单元输出的数据流进行预设加法运算，得到合并数据流。
8.根据权利要求7所述的前传接口频域合路方法，其特征在于，所述下级RAM读控制单元匹配结果，包括：
判断当前节拍是否为频域字段，若是则采用本级信号数据代替所述合并数据流中除频域字段的部分；
若下级RAM读控制单元无法获取匹配包头，则对应的下级AAU不参与合路；
若下级AAU的CPRI/eCPRI协议无法同步，则下级AAU不参与合路；
若本级AAU小区未激活，下级AAUC的CPRI/eCPRI协议同步且小区已激活，则本级AAU不参与合路。
9.一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求5至8任一项所述前传接口频域合路方法的步骤。
10.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求5至8任一项所述前传接口频域合路方法的步骤。
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