CN113452354B - 一种基于mtj器件的rs触发器 - Google Patents

一种基于mtj器件的rs触发器 Download PDF

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CN113452354B CN202110821030.9A CN202110821030A CN113452354B CN 113452354 B CN113452354 B CN 113452354B CN 202110821030 A CN202110821030 A CN 202110821030A CN 113452354 B CN113452354 B CN 113452354B
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Abstract

一种基于MTJ器件的RS触发器，涉及集成电路技术领域。本发明是为了解决传统的RS触发器中存在空翻且抗干扰能力差的问题。本发明所述的一种基于MTJ器件的RS触发器，包括：双路预充电敏感放大器、CMOS双轨电路、两对MTJ器件和两路写入电路，两路写入电路分别用于向两对MTJ器件写入信息，双路预充电敏感放大器通过CMOS双轨电路读取两对MTJ器件中存储的信息。本发明应用两对MTJ器件结合CMOS电路实现RS触发器功能。MTJ具有非易失性的特点，在读取阶段，MTJ里的存储内容不会发生变化。增加写入电路能够控制MTJ在写入模式和读取模式之间切换。

Description

一种基于MTJ器件的RS触发器
技术领域
本发明属于集成电路技术领域，尤其涉及一种RS触发器。
背景技术
触发器是具有记忆功能，能存储数字信号的基本逻辑单元。RS触发器又名复位-置位触发器(R-复位RESET，S-置位SET)，基本结构是由两个与非门(或非门)的输入、输出端交叉连接而成。
传统的钟控RS触发器为电平触发。在有效电平期间，只要输入
Figure BDA0003171945020000011
和
Figure BDA0003171945020000012
变化，输出信号Q就发生变化。这就造成一个问题：在时钟有效期间，只要输入信号发生变化，输出信号就可能发生变化，造成输出信号在一个时钟周期之内翻转两次或两次以上，也就是空翻现象。为了克服RS触发器的空翻现象，又出现了主从结构的RS触发器。这种触发器虽然输出信号在一个时钟周期内只变化一次，但是输入信号可能会受到干扰，造成输出结果错误。所以，这种触发器的抗干扰能力依然不强。
综上所述，传统的RS触发器中存在空翻及抗干扰能力差的问题。
发明内容
本发明是为了解决传统的RS触发器中存在空翻且抗干扰能力差的问题，现提供一种基于MTJ器件的RS触发器。
一种基于MTJ器件的RS触发器，包括：双路预充电敏感放大器、CMOS双轨电路、两对MTJ器件和两路写入电路，两路写入电路分别用于向两对MTJ器件写入信息，双路预充电敏感放大器通过CMOS双轨电路读取两对MTJ器件中存储的信息。
进一步的，上述写入电路包括：NMOS管MN11～MN16、PMOS管MP11和PMOS管MP12，
NMOS管MN13的漏极为写入电路的第一时钟信号端，NMOS管MN14的源极为写入电路的第二时钟信号端，NMOS管MN15的漏极为写入电路的第三时钟信号端，NMOS管MN16的源极为写入电路的第四时钟信号端，第一时钟信号端和第四时钟信号端的时钟信号为互补的时钟信号，第二时钟信号端和第三时钟信号端的时钟信号为互补的时钟信号，
NMOS管MN13的栅极和NMOS管MN16的栅极共同作为写入电路的第一写入控制信号输入端，NMOS管MN14的栅极和NMOS管MN15的栅极共同作为写入电路的第二写入控制信号输入端，
NMOS管MN13的源极连接PMOS管MP11的栅极，NMOS管MN14的漏极连接NMOS管MN11的栅极，NMOS管MN15的源极连接PMOS管MP12的栅极，NMOS管MN16的漏极连接NMOS管MN12的栅极，
PMOS管MP11的漏极与NMOS管MN11的漏极共同作为写入电路的写入电流A连接端，PMOS管MP12的漏极与NMOS管MN12的漏极共同作为写入电路的写入电流B连接端，
PMOS管MP11的源极和PMOS管MP12的源极共同连接电源正极，NMOS管MN11的源极和NMOS管MN12的源极共同连接电源负极。
进一步的，上述两对MTJ器件分别为MTJ器件MTJ1～MTJ4，
每个MTJ器件均包括两层铁磁层和位于两层铁磁层之间的氧化物阻挡层，
MTJ器件MTJ1和MTJ1对应一路写入电路，MTJ器件MTJ3和MTJ4对应另一路写入电路，
MTJ器件MTJ1的一个铁磁层与一路写入电路的写入电流A连接端相连，MTJ器件MTJ2的一个铁磁层与一路写入电路的写入电流B连接端相连，
MTJ器件MTJ3的一个铁磁层与另一路写入电路的写入电流A连接端相连，MTJ器件MTJ4的一个铁磁层与另一路写入电路的写入电流B连接端相连。
进一步的，上述铁磁层的材料为CoFeB，氧化物阻挡层的材料为MgO。
进一步的，上述一路预充电敏感放大器包括：PMOS管MP1、PMOS管MP2、PMOS管TP1、PMOS管TP2、NMOS管TN1、NMOS管TN2、电容C1和电容C2，
另一路预充电敏感放大器包括：PMOS管MP3、PMOS管MP4、PMOS管TP3、PMOS管TP4、NMOS管TN3、NMOS管TN4、电容C3和电容C4，
PMOS管MP1～MP4的栅极均为时钟信号clk的输入端，PMOS管MP1～MP4的源极和PMOS管TP1～TP4的源极均连接电源正极，
PMOS管MP1的漏极、PMOS管TP1的漏极、NMOS管TN1的漏极、PMOS管TP2的栅极、NMOS管TN2的栅极和电容C1的一端相连、并共同作为RS触发器的Q输出端，
PMOS管MP2的漏极、PMOS管TP2的漏极、NMOS管TN2的漏极、PMOS管TP1的栅极、NMOS管TN1的栅极和电容C2的一端相连、并共同作为RS触发器的
Figure BDA0003171945020000021
输出端，
PMOS管MP4的漏极、PMOS管TP4的漏极、NMOS管TN4的漏极、PMOS管TP3的栅极、NMOS管TN3的栅极和电容C4的一端相连、并共同作为RS触发器的
Figure BDA0003171945020000022
输出端，
PMOS管MP3的漏极、PMOS管TP3的漏极、NMOS管TN3的漏极、PMOS管TP4的栅极、NMOS管TN4的栅极和电容C3的一端相连、并共同作为RS触发器的Q'输出端，
电容C1～C4的另一端均连接电源地。
进一步的，上述CMOS双轨电路包括：NMOS管T1～T6和NMOS管MN1～MN6，
NMOS管MN1～MN6的栅极均为CMOS双轨电路的时钟信号clk的输入端，
NMOS管MN1的漏极连接Q输出端，NMOS管MN2的漏极连接
Figure BDA0003171945020000031
输出端，NMOS管MN3的漏极连接Q'输出端，NMOS管MN4的漏极连接
Figure BDA0003171945020000032
输出端，
NMOS管MN4的源极同时连接NMOS管T1和T2的栅极，NMOS管MN3的源极连接NMOS管T3的栅极，NMOS管MN2的源极连接NMOS管T5的栅极，NMOS管MN1的源极连接NMOS管T4和T6的栅极，
NMOS管T1的漏极连接NMOS管TN1的源极，NMOS管T4的漏极连接NMOS管TN4的源极，NMOS管TN2的源极同时连接NMOS管T2和T3的漏极，NMOS管TN3的源极同时连接NMOS管T5和T6的漏极，
NMOS管T1的源极连接MTJ器件MTJ1的一个铁磁层，NMOS管T2和T3的源极同时连接MTJ器件MTJ2的一个铁磁层，NMOS管T4的源极连接MTJ器件MTJ3的一个铁磁层，NMOS管T5和T6的源极同时连接MTJ器件MTJ4的一个铁磁层，
NMOS管MN5的漏极同时连接MTJ器件MTJ1和MTJ2的另一个铁磁层，NMOS管MN6的漏极同时连接MTJ器件MTJ3和MTJ4的另一个铁磁层，
NMOS管MN5和MN6的源极同时连接电源负极。
本发明所述的一种基于MTJ器件的RS触发器，应用两对MTJ器件结合CMOS电路实现RS触发器功能。MTJ具有非易失性的特点，在读取阶段，MTJ里的存储内容不会发生变化。采用MTJ器件保存RS触发器的输入信号，保证了RS触发器在一个时钟周期内输入信号没变化，有效克服传统基本RS触发器中存在的空翻、抗干扰能力差等问题。
进一步的，增加了写入电路，该电路能够控制MTJ在写入模式和读取模式之间切换。在写入模式下，可靠地对MTJ进行写入操作。在读取模式下，根据MTJ内的存储内容，完成RS触发器的功能。同时，不同于传统的写入电路，本发明通过MOS管开关控制写入时钟时序来控制写入时间，在写入电源电压方向减少一个MOS管的同时，实现对MTJ写入时间灵活控制。
附图说明
图1为一对MTJ器件的结构示意图；
图2为一种基于MTJ器件的RS触发器的原理框图，其中实线表示写入信号，虚线表示电流；
图3为一种基于MTJ器件的RS触发器的电路结构图；
图4为写入电路的电路结构图；
图5为RS触发器读写时序图；
图6为传统的写入电路的电路结构图。
具体实施方式
现有应用MTJ的功能电路有些只能对MTJ进行一次写入，有些通过设置规律的时钟(clk1和clk2)能够对MTJ进行周期性写入，但是都无法保证电路能够同时具备随时写入、周期性写入两种功能。如需随时写入，一般在写入电路电源电压方向增加一个控制MOS管，该MOS管的栅极接写入使能信号EN，如图6所示，这种结构在写入电源方向上MOS管数量增加，导致维持导通所需的电源电压升高，从而增加了MTJ写入功耗。为此，给出了具体实施方式一所述的一种基于MTJ器件的RS触发器，该RS触发器通过加入控制管对写入时钟进行控制，减少了写入时钟电源电压方向MOS管数量，达到降低写入功耗的目的。具体机构如下：
具体实施方式一：如图2所示，本实施方式所述的一种基于MTJ器件的RS触发器，包括：双路预充电敏感放大器、CMOS双轨电路、两对MTJ器件和两路写入电路，两路写入电路分别用于向两对MTJ器件写入信息，双路预充电敏感放大器通过CMOS双轨电路读取两对MTJ器件中存储的信息。
上述两对MTJ器件分别为MTJ器件MTJ1～MTJ4，MTJ器件MTJ1和MTJ2组成一对，MTJ器件MTJ3和MTJ4组成另一对。MTJ器件的基本结构如图1所示。每个MTJ器件均为三层结构，包括两层铁磁层(CoFeB)和位于两层铁磁层之间的氧化物(MgO)阻挡层。
根据铁磁层的相对磁化强度，MTJ器件可以有两种不同的电阻状态。MTJ器件将表现出低电阻或高电阻特性。在图1中，当铁磁层的相对磁化强度平行时，MTJ器件会出现低电阻，器件可表示为逻辑“1”；当铁磁层相对磁化为反平行时，MTJ器件会表现出高电阻，MTJ可以用逻辑“0”表示。为了改变MTJ状态，需要改变铁磁层的相对磁化强度，即向MTJ“写入”。一般情况下，其中一铁磁层的磁化强度是固定的，而另一铁磁层的磁化强度是可以改变的，为了实现对MTJ的写入，需要较大的准方向外电流(约100uA)来改变铁磁层的相对磁化方向。
在RS触发器中应用MTJ存储单元，可以充分利用MTJ非易失性的特点，将输入信号存在MTJ内，在一个时钟周期之内，MTJ内的存储内容不会变化，从而具有很强的抗干扰能力。同时，MTJ写入、读出速度很快，保证了触发器的速度。本实施方式中MTJ1和MTJ2内分别存储
Figure BDA0003171945020000051
和S的值；MTJ3和MTJ2内分别存储
Figure BDA0003171945020000052
和R的值。
进一步的，为了控制RS触发器在正常的工作状态之间切换，需要对两对MTJ按照时序进行有效写入。因此本实施方式针对两对MTJ器件各设计了一路写入电路，两路写入电路结构相同。MTJ器件MTJ1和MTJ1对应一路写入电路，MTJ器件MTJ3和MTJ4对应另一路写入电路。如图4所示，以MTJ器件MTJ1和MTJ1对应的写入电路为例，该写入电路包括：NMOS管MN11～MN16、PMOS管MP11和PMOS管MP12。
NMOS管MN13的漏极为写入电路的第一时钟信号端，NMOS管MN14的源极为写入电路的第二时钟信号端，NMOS管MN15的漏极为写入电路的第三时钟信号端，NMOS管MN16的源极为写入电路的第四时钟信号端。第一时钟信号端和第四时钟信号端的时钟信号为互补的时钟信号，第二时钟信号端和第三时钟信号端的时钟信号为互补的时钟信号。
NMOS管MN13的栅极和NMOS管MN16的栅极共同作为写入电路的第一写入控制信号输入端，NMOS管MN14的栅极和NMOS管MN15的栅极共同作为写入电路的第二写入控制信号输入端。NMOS管MN13的源极连接PMOS管MP11的栅极，NMOS管MN14的漏极连接NMOS管MN11的栅极，NMOS管MN15的源极连接PMOS管MP12的栅极，NMOS管MN16的漏极连接NMOS管MN12的栅极。PMOS管MP11的源极和PMOS管MP12的源极共同连接写入电路的电源正极，NMOS管MN11的源极和NMOS管MN12的源极共同连接写入电路的电源负极。PMOS管MP11的漏极与NMOS管MN11的漏极共同作为写入电路的写入电流A连接端，该写入电流A连接端与MTJ器件MTJ1的一个铁磁层相连。PMOS管MP12的漏极与NMOS管MN12的漏极共同作为写入电路的写入电流B连接端，该写入电流B连接端与MTJ器件MTJ2的一个铁磁层相连。同理，MTJ器件MTJ3的一个铁磁层与另一路写入电路的写入电流A连接端相连，MTJ器件MTJ4的一个铁磁层与另一路写入电路的写入电流B连接端相连。
进一步的，如图3所示，一路预充电敏感放大器包括：PMOS管MP1、PMOS管MP2、PMOS管TP1、PMOS管TP2、NMOS管TN1、NMOS管TN2、电容C1和电容C2；另一路预充电敏感放大器包括：PMOS管MP3、PMOS管MP4、PMOS管TP3、PMOS管TP4、NMOS管TN3、NMOS管TN4、电容C3和电容C4。CMOS双轨电路包括：NMOS管T1～T6和NMOS管MN1～MN6。
PMOS管MP1～MP4的栅极均为时钟信号clk的输入端，PMOS管MP1～MP4的源极和PMOS管TP1～TP4的源极均连接RS触发器的电源正极。PMOS管MP1的漏极、PMOS管TP1的漏极、NMOS管TN1的漏极、PMOS管TP2的栅极、NMOS管TN2的栅极和电容C1的一端相连、并共同作为RS触发器的Q输出端。PMOS管MP2的漏极、PMOS管TP2的漏极、NMOS管TN2的漏极、PMOS管TP1的栅极、NMOS管TN1的栅极和电容C2的一端相连、并共同作为RS触发器的
Figure BDA0003171945020000061
输出端。PMOS管MP4的漏极、PMOS管TP4的漏极、NMOS管TN4的漏极、PMOS管TP3的栅极、NMOS管TN3的栅极和电容C4的一端相连、并共同作为RS触发器的
Figure BDA0003171945020000062
输出端。PMOS管MP3的漏极、PMOS管TP3的漏极、NMOS管TN3的漏极、PMOS管TP4的栅极、NMOS管TN4的栅极和电容C3的一端相连、并共同作为RS触发器的Q'输出端。电容C1～C4的另一端均连接电源地。NMOS管MN1～MN6的栅极均为CMOS双轨电路的时钟信号clk的输入端。NMOS管MN1的漏极连接Q输出端，NMOS管MN2的漏极连接
Figure BDA0003171945020000063
输出端，NMOS管MN3的漏极连接Q'输出端，NMOS管MN4的漏极连接
Figure BDA0003171945020000064
输出端。NMOS管MN4的源极同时连接NMOS管T1和T2的栅极，NMOS管MN3的源极连接NMOS管T3的栅极，NMOS管MN2的源极连接NMOS管T5的栅极，NMOS管MN1的源极连接NMOS管T4和T6的栅极。NMOS管T1的漏极连接NMOS管TN1的源极，NMOS管T4的漏极连接NMOS管TN4的源极，NMOS管TN2的源极同时连接NMOS管T2和T3的漏极，NMOS管TN3的源极同时连接NMOS管T5和T6的漏极。NMOS管T1的源极连接MTJ器件MTJ1的一个铁磁层，NMOS管T2和T3的源极同时连接MTJ器件MTJ2的一个铁磁层，NMOS管T4的源极连接MTJ器件MTJ3的一个铁磁层，NMOS管T5和T6的源极同时连接MTJ器件MTJ4的一个铁磁层。NMOS管MN5的漏极同时连接MTJ器件MTJ1和MTJ2的另一个铁磁层，NMOS管MN6的漏极同时连接MTJ器件MTJ3和MTJ4的另一个铁磁层。NMOS管MN5和MN6的源极同时连接RS触发器的电源负极。
RS触发器的功能表如表1所示：
1、当输入
Figure BDA0003171945020000065
Figure BDA0003171945020000066
时，如果触发器现态Qn为0，则次态Qn+1为0；如果现态Qn为0，则次态Qn+1也为0，此状态为置“0”态；
2、当输入
Figure BDA0003171945020000067
Figure BDA0003171945020000068
时，如果触发器现态Qn为0，则次态Qn+1为1；如果现态Qn为1，则次态Qn+1也为1，此状态置“1”态；
3、当输入
Figure BDA0003171945020000071
和
Figure BDA0003171945020000072
时，如果触发器现态Qn为0，则次态Qn+1为0；如果现态Qn为1，则次态Qn+1也为1，此状态为保持态；
4、当输入
Figure BDA0003171945020000073
和
Figure BDA0003171945020000074
时，触发器的次态不能确定，称为不定态。
表1RS触发器功能表
Figure BDA0003171945020000075
本实施方式所述基于MTJ器件的RS触发器能够工作在两种模式下，即输入模式和输出模式。在输入模式下，能够对MTJ进行写入，从而设置输入信号
Figure BDA0003171945020000076
和
Figure BDA0003171945020000077
的值；在输出模式下，触发器输出，实现RS触发器功能。
输入模式：当clk＝0时为输入模式，此时MN1～MN6关闭，MP1～MP4打开，给电容C1～C4充电，将Q和
Figure BDA0003171945020000078
端拉到高电平。
输出模式：当clk＝1时为输出模式，此时MN1～MN6打开，MP3和MP4关闭。根据输入信号
Figure BDA0003171945020000079
和
Figure BDA00031719450200000710
的值得到触发器输出端Q和
Figure BDA00031719450200000711
的值，实现RS触发器功能。
输出模式下触发器工作原理如下：
1、如果
Figure BDA0003171945020000081
Figure BDA0003171945020000082
Qn＝0，则T1、T2和T5打开，T3、T4和T6关闭。此时在RS触发器中形成(T1-MTJ1)、(T2-MTJ2)、(T5-MTJ4)3条通路。由于MTJ1和MTJ4内存储内容为1，MTJ2内存储内容为0。存储内容为1的MTJ处于低阻态，通过的电流较大，所以Q端先到达低电平，稍后
Figure BDA0003171945020000083
到达高电平，输出Qn+1为0。
如果
Figure BDA0003171945020000084
Figure BDA0003171945020000085
Qn＝1，则T3、T4和T6打开，T1、T2和T5关闭。此时在RS触发器中形成(T3-MTJ2)、(T4-MTJ3)、(T6-MTJ4)3条通路。由于MTJ1和MTJ4内存储内容为1，MTJ2和MTJ3内存储内容为0。存储内容为1的MTJ处于低阻态，通过的电流较大，所以Q'端先到达低电平，稍后
Figure BDA0003171945020000086
到达高电平。紧接着T1打开，形成(T1-MTJ1)通路，Q到达低电平，输出Qn+1为0。
以上状态为置“0”态。
2、如果
Figure BDA0003171945020000087
Figure BDA0003171945020000088
Qn＝0，则MOS管T1、T2和T5打开，T3、T4和T6关闭。此时在RS触发器中形成(T1-MTJ1)、(T2-MTJ2)、(T5-MTJ4)3条通路。由于MTJ2和MTJ3内存储内容为1，MTJ1和MTJ4内存储内容为0。存储内容为1的MTJ处于低阻态，通过的电流较大，所以
Figure BDA0003171945020000089
端先到达低电平，稍后Q到达高电平。紧接着T4打开，形成(T4-MTJ3)通路，
Figure BDA00031719450200000810
到达低电平，Q到达高电平，输出Qn+1为1。
如果
Figure BDA00031719450200000811
Figure BDA00031719450200000812
Qn＝1，则MOS管T3、T4和T6打开，T1、T2和T5关闭。此时在RS触发器中形成(T3-MTJ2)、(T4-MTJ3)、(T6-MTJ4)3条通路。由于MTJ2和MTJ3内存储内容为1，MTJ1和MTJ4内存储内容为0。存储内容为1的MTJ处于低阻态，通过的电流较大，所以
Figure BDA00031719450200000813
端和
Figure BDA00031719450200000814
端先到达低电平，稍后Q到达高电平，输出Qn+1为1。
以上状态为置“1”态。
3、如果
Figure BDA00031719450200000815
Figure BDA00031719450200000816
Qn＝0，则MOS管T1、T2和T5打开，T3、T4和T6关闭。此时在RS触发器中形成(T1-MTJ1)、(T2-MTJ2)、(T5-MTJ4)3条通路。由于MTJ1和MTJ3内存储内容为1，MTJ2和MTJ4内存储内容为0。存储内容为1的MTJ处于低阻态，通过的电流较大，所以Q端先到达低电平。然后Q'到达低电平，
Figure BDA00031719450200000817
到达高电平，输出Qn+1为0。
如果
Figure BDA00031719450200000818
Figure BDA00031719450200000819
Qn＝1，则MOS管T3、T4和T6打开，T1、T2和T5关闭。此时在RS触发器中形成(T3-MTJ2)、(T4-MTJ3)、(T6-MTJ4)3条通路。由于MTJ1和MTJ3内存储内容为1，MTJ2和MTJ4内存储内容为0。存储内容为1的MTJ处于低阻态，通过的电流较大，所以
Figure BDA0003171945020000091
端先到达低电平，稍后Q'到达高电平。接着
Figure BDA0003171945020000092
到达低电平，Q到达高电平，输出Qn+1为1。
此状态为保持态。
4、如果
Figure BDA0003171945020000093
Figure BDA0003171945020000094
Qn＝0，则MOS管T1、T2和T5打开，T3、T4和T6关闭。此时在RS触发器中形成(T1-MTJ1)、(T2-MTJ2)、(T5-MTJ4)3条通路。由于MTJ2和MTJ4内存储内容为1，MTJ1和MTJ3内存储内容为0。存储内容为1的MTJ处于低阻态，通过的电流较大，所以
Figure BDA0003171945020000095
和Q'都有可能先达到低电平，随后Q端和
Figure BDA0003171945020000096
到达高电平。
如果
Figure BDA0003171945020000097
Figure BDA0003171945020000098
Qn＝1，则MOS管T3、T4和T6打开，T1、T2和T5关闭。此时在RS触发器中形成(T3-MTJ2)、(T4-MTJ3)、(T6-MTJ4)3条通路。由于MTJ2和MTJ4内存储内容为1，MTJ1和MTJ3内存储内容为0。存储内容为1的MTJ处于低阻态，通过的电流较大，所以
Figure BDA0003171945020000099
和Q'都有可能先达到低电平，随后Q端和
Figure BDA00031719450200000910
到达高电平。
这种状态为不定态。
本实施方式在工作时钟控制下，结合写入电路，分为两个阶段工作：
当clk为高电平时，控制写入电路处于阻止状态，此时写入电路的存在不影响触发器的正常功能。当clk为低电平时，控制电路打开，能够对MTJ进行写入操作。当写入时钟clk1有效时，MP11和MN12打开，形成粗线所标的回路，为MTJ写入操作提供图4中所示方向的写入电流。当写入时钟clk2有效时，MP12、MN11打开，形成写入电流回路2，为MTJ“写入”提供反向电流；需设计写入时钟clk1、clk2的时序，保证在clk为低电平时才能写入，并且需保证clk1和clk2不能同时有效，即两条写入通路不能同时打开。写入电流的大小通过调节MP11、MP12、MN11、MN12的宽长比实现。
图5给出了本设计RS触发器的功能及读写时序图。

Claims (5)

1.一种基于MTJ器件的RS触发器，其特征在于，包括：双路预充电敏感放大器、CMOS双轨电路、两对MTJ器件和两路写入电路，两路写入电路分别用于向两对MTJ器件写入信息，双路预充电敏感放大器通过CMOS双轨电路读取两对MTJ器件中存储的信息；
写入电路包括：NMOS管MN11～MN16、PMOS管MP11和PMOS管MP12，
NMOS管MN13的漏极为写入电路的第一时钟信号端，NMOS管MN14的源极为写入电路的第二时钟信号端，NMOS管MN15的漏极为写入电路的第三时钟信号端，NMOS管MN16的源极为写入电路的第四时钟信号端，第一时钟信号端和第四时钟信号端的时钟信号为互补的时钟信号，第二时钟信号端和第三时钟信号端的时钟信号为互补的时钟信号，
NMOS管MN13的栅极和NMOS管MN16的栅极共同作为写入电路的第一写入控制信号输入端，NMOS管MN14的栅极和NMOS管MN15的栅极共同作为写入电路的第二写入控制信号输入端，
NMOS管MN13的源极连接PMOS管MP11的栅极，NMOS管MN14的漏极连接NMOS管MN11的栅极，NMOS管MN15的源极连接PMOS管MP12的栅极，NMOS管MN16的漏极连接NMOS管MN12的栅极，
PMOS管MP11的漏极与NMOS管MN11的漏极共同作为写入电路的写入电流A连接端，PMOS管MP12的漏极与NMOS管MN12的漏极共同作为写入电路的写入电流B连接端，
PMOS管MP11的源极和PMOS管MP12的源极共同连接电源正极，NMOS管MN11的源极和NMOS管MN12的源极共同连接电源负极。
2.根据权利要求1所述的一种基于MTJ器件的RS触发器，其特征在于，两对MTJ器件分别为MTJ器件MTJ1～MTJ4，
每个MTJ器件均包括两层铁磁层和位于两层铁磁层之间的氧化物阻挡层，
MTJ器件MTJ1和MTJ1对应一路写入电路，MTJ器件MTJ3和MTJ4对应另一路写入电路，
MTJ器件MTJ1的一个铁磁层与一路写入电路的写入电流A连接端相连，MTJ器件MTJ2的一个铁磁层与一路写入电路的写入电流B连接端相连，
MTJ器件MTJ3的一个铁磁层与另一路写入电路的写入电流A连接端相连，MTJ器件MTJ4的一个铁磁层与另一路写入电路的写入电流B连接端相连。
3.根据权利要求2所述的一种基于MTJ器件的RS触发器，其特征在于，铁磁层的材料为CoFeB，氧化物阻挡层的材料为MgO。
4.根据权利要求2所述的一种基于MTJ器件的RS触发器，其特征在于，一路预充电敏感放大器包括：PMOS管MP1、PMOS管MP2、PMOS管TP1、PMOS管TP2、NMOS管TN1、NMOS管TN2、电容C1和电容C2，
另一路预充电敏感放大器包括：PMOS管MP3、PMOS管MP4、PMOS管TP3、PMOS管TP4、NMOS管TN3、NMOS管TN4、电容C3和电容C4，
PMOS管MP1～MP4的栅极均为时钟信号clk的输入端，PMOS管MP1～MP4的源极和PMOS管TP1～TP4的源极均连接电源正极，
PMOS管MP1的漏极、PMOS管TP1的漏极、NMOS管TN1的漏极、PMOS管TP2的栅极、NMOS管TN2的栅极和电容C1的一端相连、并共同作为RS触发器的Q输出端，
PMOS管MP2的漏极、PMOS管TP2的漏极、NMOS管TN2的漏极、PMOS管TP1的栅极、NMOS管TN1的栅极和电容C2的一端相连、并共同作为RS触发器的
Figure FDA0003800017350000021
输出端，
PMOS管MP4的漏极、PMOS管TP4的漏极、NMOS管TN4的漏极、PMOS管TP3的栅极、NMOS管TN3的栅极和电容C4的一端相连、并共同作为RS触发器的
Figure FDA0003800017350000022
输出端，
PMOS管MP3的漏极、PMOS管TP3的漏极、NMOS管TN3的漏极、PMOS管TP4的栅极、NMOS管TN4的栅极和电容C3的一端相连、并共同作为RS触发器的Q'输出端，
电容C1～C4的另一端均连接电源地。
5.根据权利要求4所述的一种基于MTJ器件的RS触发器，其特征在于，CMOS双轨电路包括：NMOS管T1～T6和NMOS管MN1～MN6，
NMOS管MN1～MN6的栅极均为CMOS双轨电路的时钟信号clk的输入端，
NMOS管MN1的漏极连接Q输出端，NMOS管MN2的漏极连接
Figure FDA0003800017350000023
输出端，NMOS管MN3的漏极连接Q'输出端，NMOS管MN4的漏极连接
Figure FDA0003800017350000024
输出端，
NMOS管MN4的源极同时连接NMOS管T1和T2的栅极，NMOS管MN3的源极连接NMOS管T3的栅极，NMOS管MN2的源极连接NMOS管T5的栅极，NMOS管MN1的源极连接NMOS管T4和T6的栅极，
NMOS管T1的漏极连接NMOS管TN1的源极，NMOS管T4的漏极连接NMOS管TN4的源极，NMOS管TN2的源极同时连接NMOS管T2和T3的漏极，NMOS管TN3的源极同时连接NMOS管T5和T6的漏极，
NMOS管T1的源极连接MTJ器件MTJ1的一个铁磁层，NMOS管T2和T3的源极同时连接MTJ器件MTJ2的一个铁磁层，NMOS管T4的源极连接MTJ器件MTJ3的一个铁磁层，NMOS管T5和T6的源极同时连接MTJ器件MTJ4的一个铁磁层，
NMOS管MN5的漏极同时连接MTJ器件MTJ1和MTJ2的另一个铁磁层，NMOS管MN6的漏极同时连接MTJ器件MTJ3和MTJ4的另一个铁磁层，
NMOS管MN5和MN6的源极同时连接电源负极。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115788421B (zh) * 2023-02-14 2023-05-09 山东交通学院 一种集成式自然γ能谱测井仪

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1710811A (zh) * 2005-06-24 2005-12-21 清华大学 同步扫描使能条件预充cmos触发器
CN104134455A (zh) * 2014-07-17 2014-11-05 北京航空航天大学 一种磁逻辑器件的并联编程电路
US9666259B1 (en) * 2016-04-12 2017-05-30 Qualcomm Incorporated Dual mode sensing scheme

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101405A (ja) * 1998-09-25 2000-04-07 Sony Corp 信号変化検出回路
US9196337B2 (en) * 2012-04-25 2015-11-24 Qualcomm Incorporated Low sensing current non-volatile flip-flop
CN104778967B (zh) * 2015-04-20 2017-04-26 北京航空航天大学 一种自旋霍尔效应辅助的自旋转移矩非易失性触发器
US10868534B2 (en) * 2018-07-12 2020-12-15 University Of Kentucky Research Foundation Adiabatic logic-in-memory architecture
CN109902822B (zh) * 2019-03-07 2021-04-06 北京航空航天大学合肥创新研究院 基于斯格明子赛道存储器的内存计算***及方法
EP3979499A4 (en) * 2019-05-30 2022-07-27 Japan Science and Technology Agency ELECTRONIC CIRCUIT AND BISTABLE CIRCUIT
CN112863575B (zh) * 2019-11-12 2023-12-29 上海磁宇信息科技有限公司 具有磁性隧道结的非易失寄存器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1710811A (zh) * 2005-06-24 2005-12-21 清华大学 同步扫描使能条件预充cmos触发器
CN104134455A (zh) * 2014-07-17 2014-11-05 北京航空航天大学 一种磁逻辑器件的并联编程电路
US9666259B1 (en) * 2016-04-12 2017-05-30 Qualcomm Incorporated Dual mode sensing scheme

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