CN113410228B - 多栅极的半导体结构及其制造方法 - Google Patents

多栅极的半导体结构及其制造方法 Download PDF

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Abstract

本发明提供一种多栅极的半导体结构及其制造方法。此半导体结构包括一衬底，包含一主动区以及一隔离结构位于主动区的一侧。一些实施例的半导体结构亦包括一栅极结构位于衬底的上方，此栅极结构包含位于衬底的顶面上方的第一部分，以及连接第一部分的第二部分。其中第二部分延伸至隔离结构中，且隔离结构直接接触第二部分的侧壁与底面。一些实施例的半导体结构还包括一栅极介电层，位于栅极结构和衬底之间。根据一些实施例的半导体结构的制造方法，是对隔离结构进行部分刻蚀以形成沟槽，此沟槽暴露出衬底的侧壁的顶部，而后续形成的栅极介电层和栅极结构延伸至沟槽中。

Description

多栅极的半导体结构及其制造方法
技术领域
本发明有关于一种半导体结构及其制造方法，且特别有关于一种具有延伸至隔离结构中的栅极部分的多栅极的半导体结构及其制造方法。
背景技术
随着集成电路(IC)不断的快速发展，为了符合消费者对于小型化电子装置的需求，装置中的半导体元件的尺寸缩小，集成度(integration degree)也随之增加。以传统平面式半导体元件例如金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)为例，随着MOSFET结构不断的缩小，位于栅极两侧的源极和漏极的间距也不断的变小，因而造成半导体元件在关闭状态(Off State，Ioff)时的源极漏极漏电流增加，影响了元件的电表现。因此，集成电路业者随后发展出了鳍型结构的半导体元件，例如鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)，而增加使栅极在硅衬底下方电流的控制力。
鳍式场效应晶体管的衬底形成高高突起的鳍部，并使栅极横跨并覆盖鳍部的侧面与顶面，以降低沟道的导通电阻和提高栅极对沟道的控制能力，进而减少漏电流的产生。然而，鳍式场效应晶体管仍有其缺点，例如连接源极和漏极的两个导电接触﹙conductivecontact﹚(具有至少鳍部的高度)之间会自发性的产生寄生电容﹙parasiticcapacitance﹚。特别是当电子装置不断的缩小，鳍式场效应晶体管中位于栅极两侧的源极和漏极的间距也越来越近，源极和漏极上方所形成的导电接触的间距也随之变小，产生的寄生电容也更高。再者，FinFET结构中，突起的鳍部、横跨并覆盖鳍部的侧面与顶面的栅极以及在栅极两侧形成的间隔物，由于其高度高，容易在制造工艺期间坍塌和/或剥离。上述这些问题皆降低了最终产品的良率及可靠度。
另外，电子装置中一般设置有多个具有不同结构的半导体元件，以提供电子装置所需的不同电子特性，例如装置中可包括高压半导体元件和低压半导体元件。通常需要多道制造工艺来完成这些不同结构的半导体元件的制作，制造工艺较为复杂，也提高了制造成本。
因此，虽然现存的半导体结构及其制造方法可以应付它们原先预定的用途，但目前它们在结构和制法上仍有需要克服的问题。如何改良半导体结构，以避免上述情形的发生，且此改良的半导体结构亦适合应用于具有不同电子特性元件的电子装置的制作，对于本领域技术人员而言实为一重要议题。
发明内容
本发明的一些实施例揭示一种多栅极的半导体结构，包括一衬底，包含一主动区以及一隔离结构(isolation structure)位于主动区的一侧。一些实施例的半导体结构亦包括一栅极结构位于衬底的上方，此栅极结构包含位于衬底的顶面上方的第一部分，以及连接第一部分的第二部分。其中第二部分延伸至隔离结构中，且隔离结构直接接触第二部分的侧壁与底面。一些实施例的半导体结构还包括一栅极介电层，位于栅极结构和衬底之间。
本发明的一些实施例揭示一种多栅极的半导体结构的制造方法，包括：提供一衬底，此衬底包含一主动区以及一隔离结构位于主动区的一侧，且隔离结构的顶面与衬底的顶面共平面。一些实施例中，半导体结构的制造方法更包括对隔离结构进行部分刻蚀以形成沟槽(trench)，此沟槽暴露出衬底的侧壁的顶部。一些实施例中，半导体结构的制造方法亦包括形成一栅极介电层于衬底上并延伸至沟槽中，且栅极介电层覆盖衬底的侧壁的顶部。一些实施例中，半导体结构的制造方法还包括形成一栅极结构于栅极介电层上，此栅极结构包含位于衬底的顶面上方的第一部分，以及连接第一部分的第二部分。其中第二部分位于沟槽中，且隔离结构直接接触第二部分的侧壁与底面。
附图说明
图1A-图1D、图2A-图2D、图3A-图3D、图4A-图4D、图5A-图5D、图6A-图6D、图7A-图7D为根据本揭露的一些实施例的制造半导体结构的各步骤中所对应的相关图式；其中图1A、图2A、图3A、图4A、图5A、图6A、图7A为俯视基板的示意图，图1B、图2B、图3B、图4B、图5B、图6B、图7B图分别对应图1A、图2A、图3A、图4A、图5A、图6A、图7A中的剖面线B-B’所绘制的剖面示意图，图1C、图2C、图3C、图4C、图5C、图6C、图7C图分别对应图1A、图2A、图3A、图4A、图5A、图6A、图7A中的剖面线C-C’所绘制的剖面示意图，图1D、图2D、图3D、图4D、图5D、图6D、图7D分别对应图1A、图2A、图3A、图4A、图5A、图6A、图7A中的剖面线D-D’所绘制的剖面示意图。
图8为一衬底的简单示意图，其中衬底上形成多个平面式元件和多个多栅极元件。
图9A、图9B、图9C分别为根据本揭露的一些实施例的半导体结构的剖面示意图。
图10A、图10B分别绘示根据本揭露的一些实施例的两个相邻的半导体结构的剖面示意图。
图11为根据本揭露的一些实施例的两个相邻半导体结构的剖面示意图。
附图标记：
AA：主动区；
10：衬底；
102、102’、102E、102F、102-3、102-4、102-M：隔离结构；
1021：下部；
1023：上部；
104：沟槽；
10a、102a、1021a、1023a、102-Ma：顶面；
104b、1061b、1082b、1083b：底面；
10s、1023s、1081s、1082s、1083s、109s、112s：侧壁；
10w：表面；
106：栅极介电层；
1061：延伸部；
108、108’、108”：多晶硅层；
1081、1081’：第一部分；
1082：第二部分；
1083：第三部分；
1084：第四部分；
109：金属层；
110、110’、110”：栅极结构；
112：硬掩膜；
114：间隙壁；
116：源极；
118：漏极；
100M、100M1、100M2、100M3、100M4：多栅极元件；
100P：平面式元件；
W1：第一宽度；
W2：第二宽度；
W3：第三宽度；
WR：宽度；
D1：第一方向；
D2：第二方向；
D3：第三方向。
具体实施方式
以下参照本发明实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。为了清楚起见，图式中的层与区域的厚度可能会放大，或者调整特征之间的尺寸比例。相同或相似的元件标号表示相同或相似的元件，以下段落将不再一一赘述。
本揭露实施例提供一种多栅极的半导体结构及其制造方法，其可以视应用装置中的元件特性的需求而选择性的制作如本揭露提出的半导体结构。根据实施例，仅需要多利用一个图案化掩膜和一道刻蚀制造工艺，对相关的隔离结构进行部分刻蚀，使后续形成的栅极结构的一端或两端在隔离结构中向下延伸，即可制作出如实施例提出的多栅极(双栅极或三栅极)元件。实施例提出的制造方法可以简单地完成半导体结构的制作，而且可以与现有平面式元件的制法相容，并不会大幅增加制造工艺复杂度和生产成本，又可提高制得元件结构的电表现，例如改善元件的导通电流以及减少在关闭状态的漏电流。
另外，文中实施例所提出的多栅极的半导体结构例如是位于一半导体装置的主动区(active area)AA。再者，实施例所配合的图式绘制一个半导体装置中，一个主动区AA及位于主动区AA两侧的一个或两个隔离结构进行部分刻蚀的制造方法，以作示例说明。但本揭露并不以此为限制。
为简化图式以利清楚说明，图1A-图1D、图2A-图2D、图3A-图3D、图4A-图4D、图5A-图5D、图6A-图6D、图7A-图7D是绘制关于一个电子装置中根据本揭露的一些实施例的单一个半导体结构的制造方法。
请同时参照图1A、图1B、图1C、图1D，提供一衬底10。一些实施例中，衬底10包含多个隔离结构102以及分别以隔离结构102隔开的多个主动区AA。此示例的图式仅简绘一个主动区AA，以利清楚说明。如图1A所示，其绘制沿着第一方向D1排列的隔离结构102与主动区AA，隔离结构102沿着第二方向D2延伸。再者，如图1B所示，隔离结构102的顶面102a与衬底10的顶面10a大致共平面。
请同时参照图2A、图2B、图2C、图2D，对隔离结构102进行部分刻蚀，以于隔离结构102中形成沟槽(trench)104，且沟槽104暴露出衬底10的侧壁10s的一部分，亦即暴露出侧壁10s的上部的表面10w。在一些实施例中，可利用一图案化掩膜(patterned mask)(未示出)于衬底10的隔离结构102处定义出需要形成沟槽104的位置。再者，可利用干法刻蚀(dryetching)移除部分的隔离结构102而形成沟槽104。
在此例中，如图2B所示，于主动区AA的两侧的隔离结构102同时进行刻蚀，以形成两沟槽104。
根据一些实施例中，如图2B所示，对隔离结构102进行部分刻蚀后，留下的隔离结构102’包含一下部1021(lower portion)和位于下部1021上方的一上部(upper portion)1023，其中上部1023的顶面1023a与衬底10的顶面10a大致上共平面。再者，如图2B所示，上部1023的顶面1023a高于下部1021的顶面1021a(亦即沟槽104的底面104b)，因此上部1023的顶面1023a和侧壁1023s以及下部1021的顶面1021a大致构成一阶梯状剖面(stepwiseprofile/cross-section)。
接着，请同时参照图3A、图3B、图3C、图3D，在一些实施例中，形成一栅极介电层106于衬底10上并延伸至沟槽104中，且栅极介电层106覆盖衬底10的侧壁10s的上部的表面10w。如图3B所示，栅极介电层106包含延伸部1061位于沟槽104中，且延伸部1061的底面1061b接触隔离结构102’的下部1021。
在一些实施例中，可用氧化制造工艺来氧化衬底10而形成栅极介电层106，因此栅极介电层106顺应性的形成于衬底10的侧壁10s的上部的表面10w上。在一些其他实施例中，栅极介电层106也可以是利用沉积和图案化制造工艺形成。
接着，请同时参照图4A、图4B、图4C、图4D，在一些实施例中，形成一栅极结构110的材料层于栅极介电层106上。栅极结构110可以是由单层或多层的导电材料层所形成。于此示例中，栅极结构110的材料层包含多晶硅层108和位于多晶硅层108上方的金属层109。
在一些实施例中，多晶硅层108包含位于衬底10的顶面10a上的第一部分1081以及位于沟槽104中的部分。请同时参照图2B和图4B，在此一示例中，以隔离结构102’的上部1023的顶面1023a(图2B)大致齐平的位置为分界(如图4B中的虚线所示)，多晶硅层108在顶面1023a之上的部分定义为第一部分1081，而在顶面1023a以下(即沟槽104中)则定义为第二部分1082和第三部分。
如图4B所示，第二部分1082和第三部分1083分别连接第一部分1081的两侧且位于沟槽104中，且第二部分1082和第三部分1083填满沟槽104内栅极介电层106的延伸部1061以外的空间。一些实施例中，如图4B所示，隔离结构102’与第二部分1082和第三部分1083的侧壁与底面直接接触。之后，在多晶硅层108上方形成金属层109，例如钨或其他适合的金属材料，以降低栅极结构110整体的阻值。
详细而言，一些实施例中，如图4B所示，在形成栅极结构的材料层后，隔离结构102’的下部1021接触第二部分1082的底面1082b和第三部分1083的底面1083b，而隔离结构102’的上部1023接触第二部分1082的侧壁1082s和第三部分1083的侧壁1083s。因此，栅极结构110的第二部分1082的底面1082b和第三部分1083的底面1083b低于隔离结构102’的上部1023的顶面1023a。
接着，请同时参照图5A、图5B、图5C、图5D，在一些实施例中，形成一硬掩膜(hardmask，HM)112于栅极结构的材料层上，例如金属层109上，以定义出之后欲形成的栅极结构的位置。硬掩膜112例如是氮化硅。
接着，请同时参照图6A、图6B、图6C、图6D，在一些实施例中，依据硬掩膜112对下方的金属层109、多晶硅层108和栅极介电层106进行图案化，以暴露出栅极结构110之外的基板10(图6A、6D)和暴露出栅极结构之外的隔离结构102’(图6C)。
接着，形成间隙壁(spacer)114于栅极结构的第一部分1081的侧壁上。请同时参照图7A、图7B、图7C、图7D，在一些实施例中，间隙壁114形成于硬掩膜112的侧壁112s、金属层109的侧壁109s和多晶硅层108的第一部分1081的侧壁1081s上。值得注意的是，根据本揭露的结构与制造方法，间隙壁114位于衬底10的顶面上和隔离结构102的顶面102a上，而未与向下延伸至隔离结构102中的第二部分1082接触，如图7B所示。之后，在栅极结构110的两侧的衬底处进行掺杂，以分别形成源极116和漏极118，如图7A、图7D所示。
在一些实施例中，硬掩膜112未自半导体结构中去除。在一些其他实施例中，则去除硬掩膜112和间隙壁114的部分顶部。之后，沉积层间介电层(interlayered dielectric(ILD)layer)(未示出)于栅极结构110和衬底10上方，并形成多个贯穿层间介电层的导电接触(未示出)分别与栅极结构110、源极116和漏极118电连接，完成一多栅极元件(multi-gate device)的制作。
实际应用时，可根据衬底上需要形成的元件特性，例如驱动电流较大，选择是否制作如本揭露提出的半导体结构。因此，同一衬底上不同区域的元件可能具有不同的结构。例如，一些实施例中，衬底包括第一区域和第二区域，第一区域中包含如一些实施例所示的栅极结构的一多栅极元件(例如多栅极晶体管)，第二区域中则包含一平面式元件(planardevice)(例如平面式晶体管)。当然，本揭露并不以此为限制，衬底上亦可包括分散的多个平面式元件和多栅极元件，视实际应用设计而定。
请参阅图8，根据实施例，仅需多利用一个图案化掩膜来定义需要形成多栅极元件100M的区域。值得注意的是，平面式元件100P的栅极介电层以及平面栅极可以与多栅极元件100M的栅极介电层以及栅极结构同时形成。在一些实施例中，可以于衬底10的隔离结构102处，先通过图案化掩膜而定义出欲形成实施例的多栅极元件的沟槽104位置(如图2B所示)，使之后形成的栅极介电层和上方的栅极结构可以延伸至沟槽104而形成多栅极元件100M，或者形成于衬底10的顶面10a上而形成平面式元件100P。因此，实施例提出的制造方法可以简单地完成半导体结构的制作且可以与现有平面式元件的制法相容，而不会大幅增加制造工艺复杂度和生产成本。
本揭露并不仅限于在主动区AA的两侧的隔离结构102同时进行刻蚀，也可以仅在主动区AA一侧的隔离结构102形成沟槽104，视实际应用时此主动区需形成的元件结构而定。例如，若欲形成三栅极(triple-gate side device)元件，则如上述实施例在主动区AA两侧的隔离结构102皆形成沟槽104，使之后形成的栅极结构可包含两个延伸至隔离结构102中的部分。在一些其他的实施例中，若欲形成双栅极(double-gate side device)元件，则在主动区AA一侧的隔离结构102形成沟槽104，使之后形成的栅极结构除了平面(例如第一方向D1和第二方向D2所构成)部分，还包含一个延伸至隔离结构102中的部分(如以下图9B、图9C所示的实施例)。
图9A、图9B、图9C与图1A-图1D、图2A-图2D、图3A-图3D、图4A-图4D、图5A-图5D、图6A-图6D、图7A-图7D中相同或类似的元件沿用相同或类似的标号，且为了简化说明，关于相同或类似于前述图1A-图1D、图2A-图2D、图3A-图3D、图4A-图4D、图5A-图5D、图6A-图6D、图7A-图7D所绘示的部件及其形成制造工艺步骤，在此不再详述。图9A、图9B、图9C所示的三种半导体结构其差别在于，栅极介电层和上方的栅极结构延伸至主动区AA两侧的隔离结构102的沟槽104中(如图9A的三栅极元件)、或是延伸至主动区AA单侧的隔离结构102的沟槽104中(如图9B、图9C的双栅极元件)。
相较于平面式元件，本揭露一些实施例的半导体结构，所提出的多栅极元件(不论是三栅极元件或双栅极元件)，皆可增加栅极宽度而提高导通电流(on-state current，Ion)。实施例中更进行多次模拟实验，并以其中几次实验数据和结果做说明。表1列出其中几次模拟实验的相关参数值与导通电流增加比例的结果。
请参照图9A，其标示出栅极结构110中多晶硅层108的三个部分的栅极宽度。第一部分1081对应于栅极介电层106与衬底10的顶面10a的接触长度定义为第一宽度W1，第二部分1082和第三部分1083在隔离结构102中延伸的深度分别定义为第二宽度W2和第三宽度W3，其中第二宽度W2小于第一宽度W1，第三宽度W3小于第一宽度W1。如图9A所示，栅极结构110的总宽度为第一宽度W1、第二宽度W2以及第三宽度W3的总和。其中，第二宽度W2可以等于或不等于第三宽度W3。
在一些实施例中，第二宽度W2小于等于第一宽度W1的1/2，且大于等于第一宽度W1的1/8；类似的，第三宽度W3小于等于第一宽度W1的1/2，且大于等于第一宽度W1的1/8。在一些其他实施例中，第二宽度W2小于等于第一宽度W1的1/2，且大于等于第一宽度W1的1/4；类似的，第三宽度W3小于等于第一宽度W1的1/2，且大于等于第一宽度W1的1/4。值得注意的是，前述宽度比例数值的范围仅为一部分示例的态样，本揭露并不仅限于前述范围。
在模拟实验中，实施例的半导体结构的隔离结构102的深度(例如沿着第三方向的深度)例如0.425μm，第一宽度W1分别为0.2μm、0.3μm、0.4μm时，第二宽度W2和/或第三宽度W3等于0.05μm。如表1的模拟实验结果，和平面式的半导体结构(亦即，结构中只有第一部分1081的第一宽度W1)相比，导通电流(Ion)可以改善例如12.5％以上，甚至可高达50％。
表1
根据表1，当第二宽度W2为0.05μm时，随着第二宽度W2相对于第一宽度W1的比值增加(亦即第一宽度W1缩短)，导通电流的改善幅度越大；当第二宽度W2相对于第一宽度W1的比值为1/4时，和平面式的半导体结构(亦即，结构中只有第一部分1081的第一宽度W1)相比，导通电流改善了25％。再者，在相同的第一宽度W1下，当第二宽度W2和第三宽度W3皆为0.05μm，相较于结构中只有第二部分1082(亦即第二宽度W2为0.05μm，第三宽度W3为0μm)，导通电流的改善幅度也增加；例如第一宽度W1为0.2μm，比较不具有第三部分1082和具有第三部分1082的结构，其导通电流的改善幅度由25％提升至50％。
另外，在某一个隔离结构102两侧形成的元件，可以视实际应用的设计，例如隔离结构102的宽度大小，而变化和选择实施例的半导体结构的态样。图10A、图10B与图9A-图9C中相同或类似的元件沿用相同或类似的标号，且为了简化说明，关于相同或类似于前述图1A-图1D、图2A-图2D、图3A-图3D、图4A-图4D、图5A-图5D、图6A-图6D、图7A-图7D以及图9A-图9C所绘示的部件及其形成制造工艺步骤，在此不再详述。
在一些实施例中，在衬底上设置元件时，隔离结构102(例如浅沟槽隔离)的宽度不能过大，否则在研磨制造工艺后，例如进行化学机械研磨(chemical mechanicalpolishing/planarization，CMP)后形成的隔离结构102的顶面会产生浅碟型凹陷(dishing)的缺陷。而根据本揭露一些实施例所提出的半导体结构，如图10A所示，欲在以一隔离结构102E相隔开的两个主动区形成实施例的多栅极元件100M1和100M2，且隔离结构102E的宽度无法过宽的情况下，通过实施例的制造方法中对隔离结构102E进行部分刻蚀，使后续形成的两个栅极结构110，其延伸至隔离结构102E中的栅极部分仍然留有隔离材料可以相隔离。例如，图10A所示的两个多栅极元件100M1和100M2的多晶硅层108之间包含隔离结构102E，其在沿着衬底10的顶面10a处的第一方向D1上仍有宽度WR的隔离材料，以完成电隔离。
另外，在一些其他实施例中，如图10B所示，亦可选择在以一隔离结构102相隔开的两个主动区中制作如图9B和图9C的半导体结构，以避免在两个多栅极元件的两相邻延伸部分之间有不必要的寄生电容产生。亦即，图10B中左方的多栅极元件100M1具有栅极结构110’，其多晶硅层108’包含第一部分1081和第二部分1082。图10B中右方的多栅极元件100M2具有栅极结构110”，其多晶硅层108”包含第一部分1081和第三部分1083，且多栅极元件100M1和100M2之间的隔离结构102f保持完整，没有部分刻蚀。因此，多栅极元件100M1的第一部分1081和多栅极元件100M2的第三部分1083至少有衬底10的主动区AA和隔离结构102f相隔开来，不易产生寄生电容。
值得注意的是，所设置的多个实施例的半导体结构，这些多栅极元件的栅极介电层106彼此相互分离。例如上述图10A或图10B所示的多栅极元件100M1和100M2，其各自的栅极介电层106独立地形成于各自主动区AA的衬底10的顶面10a和侧壁10s的上部的表面10w上，而未相互连接。
再者，本揭露的实施例的半导体结构亦可根据实际设计的条件需求而稍做修饰或变化。图11为根据本揭露的一些实施例的两个相邻半导体结构的剖面示意图。图11与图9A-图9C、图10A、图10B中相同或类似的元件沿用相同或类似的标号，且为了简化说明，关于相同或类似于前述图示的部件及其形成制造工艺步骤，在此不再详述。如图11所示，的一些实施例中，多栅极元件100M3和100M4具有共同栅极110C，其包含共同金属层109C和共同多晶硅层108C。共同多晶硅层108C包括了第一部分1081’以及分别连接第一部分1081’的第二部分1082、第三部分1083和第四部分1084，其中第二部分1082对应于多栅极元件100M3中部分向下刻蚀的隔离结构102-3，第三部分1083对应于多栅极元件100M4中部分向下刻蚀的隔离结构102-4，而第四部分1084则对应于两个多栅极元件100M3和100M4的主动区AA之间的向下刻蚀的隔离结构102-M。如图11所示，隔离结构102-M的顶面102-Ma则大致平行且低于基板10的顶面10a。根据此示例中第四部分1084的设置可使多栅极元件100M3和100M4的栅极电连接，完成共同栅极的配置。
根据上述，根据本揭露一些实施例提出的半导体结构和制造方法具有许多优点。例如，可以视应用装置中的元件特性，例如有些元件需要，而选择性的制作如本揭露提出的半导体结构，且仅需要多利用一个图案化掩膜和一道刻蚀制造工艺，以对相关的隔离结构102进行部分刻蚀，即可制作出如实施例提出的多栅极(双栅极或三栅极)元件，改善元件的导通电流。实施例提出的制造方法可以简单地完成半导体结构的制作，而且可以与现有平面式元件的制法相容，并不会大幅增加制造工艺复杂度和生产成本。
再者，若以较大的驱动电流控制传统的平面式元件，则元件在关闭状态(OffState，Ioff)会产生漏电流，利用本揭露实施例提出的半导体结构(多栅极元件)，向下延伸至隔离结构102中的栅极部分可以利用电场而限制漏电流的大小，因此若以较大的驱动电流操作实施例的半导体结构(多栅极元件)，可以减少在关闭状态的漏电流。另外，实施例的部分刻蚀的隔离结构可以减少耦合电容(coupling capacitance)。
再者，根据实施例提出的一些半导体结构，可以视应用条件所需而决定形成三栅极元件(如图7B、图9A、图10A、图11所示)或双栅极元件(如图9B、图9C、图10B所示)。例如，在宽度较小或是宽度有所限制的一个隔离结构的两侧，可以形成如图10B所示的两个双栅极元件的态样，以避免不必要的寄生电容产生。当然，也可以在一个隔离结构的两侧分别形成如图9A所示的三栅极元件以及如图9C所示的双栅极元件。本揭露对于半导体结构的应用态样并不多做限制。
另外，由于本案实施例提出的多栅极的半导体结构是令栅极结构的一端或两端在隔离结构中向下延伸，因此在衬底10的顶面10a上的栅极部分(例如多晶硅层108的第一部分1081和金属层109)的厚度与传统平面式元件的栅极相同。因此，实施例提出的半导体结构仍属于类平面式的半导体结构，而不会增加栅极在衬底10的顶面10a上方的高度。相较于传统鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)的栅极会覆盖高度甚高的鳍部而使栅极具有高的侧壁，其相邻元件(例如晶体管)的栅极的侧壁之间会产生不可忽略的寄生电容，本揭露的实施例所提出的半导体结构可以避免寄生电容的产生。再者，由于实施例提出的半导体结构不会增加栅极在衬底10的顶面10a上方的高度，仅形成低的间隙壁114，而不会有如传统FinFET中高的间隙壁(覆盖于栅极侧壁)容易坍塌或剥离的问题产生。因此，根据本揭露的实施例所提出的结构及其制造方法，可制得一种具有良好廓形的半导体结构，且结构中的元件没有高度过高的问题，整体结构稳定，而可提高制得的结构的良率，进而提升后续所形成的元件的电表现。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (13)

1.一种多栅极的半导体结构，其特征在于，包括：
一衬底，包括多个多栅极元件，所述多个多栅极元件分別包含：
一主动区以及一隔离结构位于该主动区的一侧；
一栅极结构，位于该衬底的上方，该栅极结构包含：
第一部分，位于该衬底的顶面的上方；和
第二部分，连接该第一部分，且延伸至该隔离结构中，其中该隔离结构直接接触该第二部分的侧壁与底面；以及
一栅极介电层，位于该栅极结构和该衬底之间，且该栅极介电层完全接触该衬底，
其中所述多个多栅极元件的所述多个栅极介电层彼此相互分离。
2.如权利要求1所述的多栅极的半导体结构，其特征在于，该栅极介电层包含一延伸部于该隔离结构中，该延伸部位于该栅极结构的该第二部分与该衬底之间，且该延伸部的底面接触该隔离结构且低于该衬底的该顶面。
3.如权利要求1所述的多栅极的半导体结构，其特征在于，该第一部分对应于该栅极介电层与该衬底的该顶面的接触长度定义为第一宽度，该第二部分在沿着该隔离结构的延伸方向上的深度定义为第二宽度，该第二宽度小于该第一宽度。
4.如权利要求1所述的多栅极的半导体结构，其特征在于，该隔离结构包含一下部和位于该下部之上的一上部，该上部的顶面与该衬底的顶面共平面，其中该上部和该下部构成一阶梯状剖面。
5.如权利要求4所述的多栅极的半导体结构，其特征在于，该隔离结构的该下部接触该栅极结构的该第二部分的该底面以及接触该栅极介电层的延伸部的底面，该上部接触该第二部分的该侧壁。
6.如权利要求1所述的多栅极的半导体结构，其特征在于，更包括间隙壁位于该栅极结构的该第一部分的侧壁上，其中该间隙壁未与该第二部分接触。
7.如权利要求1所述的多栅极的半导体结构，其特征在于，该第二部分连接该第一部分的一侧，该栅极结构更包含第三部分连接该第一部分的另一侧，该第三部分延伸至另一隔离结构中，且该第三部分的侧壁与底面被所述另一隔离结构覆盖。
8.如权利要求7所述的多栅极的半导体结构，其特征在于，该第一部分对应于该栅极介电层与该衬底的该顶面的接触长度定义为第一宽度，该第三部分在沿着所述另一隔离结构的延伸方向上的深度定义为第三宽度，该第三宽度小于该第一宽度。
9.如权利要求1所述的多栅极的半导体结构，其特征在于，该衬底包括第一区域和第二区域，一平面式元件设置于该第二区域中，所述多个多栅极元件设置于该第一区域中。
10.一种多栅极的半导体结构的制造方法，其特征在于，包括：
提供一衬底，于该衬底形成多个多栅极元件，所述多个多栅极元件分別包含一主动区以及一隔离结构位于该主动区的一侧，且该隔离结构的顶面与该衬底的顶面共平面，各所述多个多栅极元件的制造方法包括：
对该隔离结构进行部分刻蚀以形成沟槽，该沟槽暴露出该衬底的侧壁的顶部；
形成一栅极介电层于该衬底上并延伸至该沟槽中，该栅极介电层覆盖该衬底的该侧壁的该顶部，且该栅极介电层完全接触该衬底；以及
形成一栅极结构于该栅极介电层上，该栅极结构包含：
第一部分，位于该衬底的该顶面上；和
第二部分，连接该第一部分且位于该沟槽中，其中该隔离结构直接接触该第二部分的侧壁与底面，
其中，所述多个多栅极元件的所述多个栅极介电层彼此相互分离。
11.如权利要求10所述的多栅极的半导体结构的制造方法，其特征在于，各所述多个多栅极元件的制造方法中，对该隔离结构进行部分刻蚀后，留下的该隔离结构包含一下部和位于该下部上方的一上部，其中该上部的顶面与该衬底的该顶面共平面，
在形成该栅极结构后，该下部接触该栅极结构的该第二部分的该底面，该上部接触该第二部分的该侧壁。
12.如权利要求10所述的多栅极的半导体结构的制造方法，其特征在于，各所述多个多栅极元件的制造方法中更包括：
形成间隙壁于该栅极结构的该第一部分的侧壁上，其中该间隙壁未与该第二部分接触。
13.如权利要求10所述的多栅极的半导体结构的制造方法，其特征在于，各所述多个多栅极元件的制造方法中，该衬底更包含另一隔离结构，并对所述多个隔离结构进行部分刻蚀以形成两沟槽于该主动区的相对两侧，该栅极结构更包含第三部分连接该第一部分的另一侧，该第三部分延伸至所述另一隔离结构中，且该第三部分的侧壁与底面与所述另一隔离结构接触。
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