CN113393879A - 非易失存储器与sram混合的存算一体数据快速加载结构 - Google Patents

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Abstract

本发明提供一种非易失存储器与SRAM混合的存算一体数据快速加载结构，包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；所述MRAM阵列用于存储神经网络的权值数据；SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接，能在极短时间内实现一次从非易失存储器到SRAM的数据加载，功耗开销低。

Description

非易失存储器与SRAM混合的存算一体数据快速加载结构
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种非易失存储器与SRAM混合的存算一体数据快速加载结构。
背景技术
在人工智能时代，处理器与存储芯片分离的冯诺依曼计算架构由于存储器与处理器之间频繁的数据传输，功耗高，不适于小型化的发展趋势，为了解决器件尺寸微缩挑战与冯诺依曼计算架构瓶颈，存内计算(或者也可称为存算一体、内存计算等)技术得到人们的广泛关注，其基本思想是存储与计算融合在同一个芯片，从而直接利用存储器进行计算，减少存储器与处理器之间的数据传输，降低功耗的同时提高性能。
目前主流技术其中的一个重要分支是使用SRAM作为存储介质实现存算一体，主要是由于其成熟的CMOS工艺特性。但是，以SRAM为基础的存算一体结构中，受限于SRAM容量的大小和其非易失性，绝大部分网络结构的权值无法一次性的放入阵列中，其阵列存储的权值参数需要经常性的从外部加载。当能效比向更高的量级推进的过程中，这种数据加载功耗带来了不小的开销。
发明内容
针对现有技术中的问题，本发明提供一种非易失存储器与SRAM混合的存算一体数据快速加载结构，能够至少部分地解决现有技术中存在的问题。
为了实现上述目的，本发明采用如下技术方案：
第一方面，提供一种非易失存储器与SRAM混合的存算一体数据快速加载结构，包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；
所述MRAM阵列用于存储神经网络的权值数据；
SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；
所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接。
进一步地，所述联合地址译码器包括：j-K译码器、i-N译码器以及K个N路分配器；
所述j-K译码器的输入端用于接收加载块内MRAM地址，输出端连接K个N路分配器；所述i-N译码器的输入端用于接收要加载SRAM地址，输出端连接K个N路分配器；其中，K个N路分配器的输出端作为所述联合地址译码器的第一输出端，连接所述MRAM阵列，输出N×K个输出信号作为MRAM阵列的行选信号；所述i-N译码器的输出端作为所述联合地址译码器的第二输出端，连接所述SRAM阵列，输出N个输出信号作为SRAM阵列的行选信号。
进一步地，非易失存储器与SRAM混合的存算一体数据快速加载结构还包括：用于将数字输入信号转换为模拟信号的输入转换电路、用于将所述SRAM计算阵列输出的计算结果转换成数字信号的输出转换电路；
所述输入转换电路的输出端连接所述SRAM计算阵列，所述SRAM计算阵列的输出端连接所述输出转换电路的输入端。
进一步地，所述输入转换电路包括数模转换器、脉冲宽度调制器、计数器、脉冲截断电路中的至少一种。
进一步地，所述输出转换电路采用积分计数型电路或ADC。
进一步地，所述ADC为flashADC或sar ADC。
进一步地，所述MRAM阵列的规模大于等于所述SRAM计算阵列的规模。
进一步地，所述SRAM阵列中的SRAM单元为8TSRAM结构。
进一步地，所述SRAM阵列中的SRAM单元为6TSRAM结构。
进一步地，所述SRAM阵列中的SRAM单元为基于电荷转移的存算一体单元。
本发明提供的非易失存储器与SRAM混合的存算一体数据快速加载结构，包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；所述MRAM阵列用于存储神经网络的权值数据；SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接。其中，通过将MRAM阵列与所述SRAM阵列一体封装，所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器，并且SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接，能在极短时间内实现一次从非易失存储器到SRAM的数据加载，由于没有中间寄存器等设置，功耗开销也降到了最低。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为现有技术中常见的存算一体核心结构；
图2示出了现有SRAM计算阵列与外部存储介质交互；
图3示出了本发明实施例中非易失存储器与SRAM混合结构；
图4示出了本发明实施例中非易失存储器与SRAM混合的存算一体数据快速加载结构的具体电路连接方式；
图5示出了本发明实施例中非易失存储器与SRAM混合的存算一体数据快速加载结构的工作原理；
图6示出了本发明实施例中的SRAM单元的电路；
图7示出了本发明实施例中的基于电荷转移的存算一体单元的电路图；
图8示出了本发明实施例中的脉冲截断电路的电路图；
图9示出了本发明实施例中的积分计数型电路的电路图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员，了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、权利要求及图式，任何本领域技术人员可轻易地理解本发明相关的目的及优点。以下的实施例进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
图1为现有技术中常见的存算一体核心结构；如图1所示，SRAM存算一体主要是利用SRAM作为数据暂存的介质，通过周围其他晶体管和外部输入的数据实现乘法操作。外部的数字输入信号需要先经过DAC的转换为模拟信号值，作为SRAM计算阵列的输入。计算阵列由复数的上述SRAM计算单元组成。阵列实现乘加计算并输出模拟量的计算结果。最终，ADC模数转换装置将模拟量转化为数字信号作为输出结果。
图2示出了现有SRAM计算阵列与外部存储介质交互；如图2所示，SRAM计算阵列通常存储神经网络的权值。但由于阵列大小的限制和SRAM容量的限制，绝大部分网络结构的权值无法一次性的放入阵列中。需要在计算的过程中反复的从其他存储介质中加载其他部分的网络参数。当前SRAM存算一体的主要数据存放结构是利用SRAM计算阵列连接至片外的大的存储阵列。网络的权值主要存放在片外的大的存储阵列中，根据计算需求，分批次的加载到SRAM计算阵列中参与计算。
但由于传输数据量较大，在实际计算过程中，传输功耗占比随着计算效率的提升逐渐提高。为了缓解这个问题，本申请提出SRAM和非易失存储器混合封装的单元结构，其核心特点为将SRAM计算阵列和一块容量稍大的非易失存储器阵列封装在一起，使用共同的访存地址控制译码器，能在极短时间内实现一次从非易失存储器到SRAM的数据加载。同时由于没有中间寄存器等设置，功耗开销也降到了最低。图3示出了本发明实施例中非易失存储器与SRAM混合结构。
如图3所示，对于一个存算一体结构来说，可能会由于计算需要，设置多个SRAM计算阵列，针对每一个SRAM计算阵列，都在片内一体化集成一个对应的MRAM阵列，由于MRAM阵列需要存储SRAM计算阵列中多个计算周期对应的权重数据，比如针对神经网络多层的权重数据，而SRAM计算阵列每次只需要执行一层或部分层的运算，因此，MRAM阵列的规模大于等于SRAM计算阵列，并且，SRAM计算阵列与对应的MRAM阵列连接至同一联合地址译码器，进行联合译码。
图4示出了本发明实施例中非易失存储器与SRAM混合的存算一体数据快速加载结构的具体电路连接方式，如图4所示，该非易失存储器与SRAM混合的存算一体数据快速加载结构包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；
所述MRAM阵列用于存储神经网络的权值数据；
SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；
所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接。
SRAM阵列中每列对应一个写入驱动电路，或者多列对应一个写入驱动电路均可，SRAM阵列的写入驱动电路的数量与对应的MRAM阵列的读取驱动电路的数量相同，一对一连接。
联合地址译码器一般有两组输入，一组输入是SRAM要加载的地址，另一组输入是MRAM的地址，地址输出端连接SRAM和DRAM。
具体地，在阵列中有复数的读取和写入驱动，可以实现从MRAM阵列到SRAM阵列多比特到多比特的加载操作。MRAM的读取驱动和SRAM的写入驱动直接连接，没有多余的缓存，在MRAM读取完成的同时对SRAM进行写入。SRAM阵列和MRAM阵列共用一个混合的行译码器，将复数行构成的MRAM块映射到SRAM的某一行上。即，行译码器的地址1选中SRAM的某一行和MRAM的某一块行。再由地址2选择该MRAM块中的某一行作为加载数据。当SRAM行地址遍历后，可以实现快速的MRAM选中数据到SRAM的快速数据加载。
通过采用上述技术方案，非易失存储器和SRAM的混合封装实现数据从大容量非易失存储器到SRAM计算阵列的高速低功耗数据加载。
在一个可选的实施例中，参见图5，联合地址译码器包括：j-K译码器、i-N译码器以及K个N路分配器；
所述j-K译码器的输入端用于接收加载块内MRAM地址，输出端连接K个N路分配器；所述i-N译码器的输入端用于接收要加载SRAM地址，输出端连接K个N路分配器；其中，K个N路分配器的输出端作为所述联合地址译码器的第一输出端，连接所述MRAM阵列，输出N×K个输出信号作为MRAM阵列的行选信号；所述i-N译码器的输出端作为所述联合地址译码器的第二输出端，连接所述SRAM阵列，输出N个输出信号作为SRAM阵列的行选信号。
具体地，继续参见图4，假设地址一i根线，地址2j根线。联合地址译码器包含i-N译码器，j-K译码器，分别生成N，K个输出。其中，N个输出直接送给SRAM阵列作为行选信号。N、K个信号联合送到K个N路分配器中，共输出N×K个输出信号，作为MRAm阵列的行选信号。
通过采用上述技术方案，在SRAM旁边添加数倍于SRAM容量的MRAM阵列，或者将MRAM阵列分解成若干子阵列与SRAM阵列粗融合。将两个的阵列的访存接口链接在一起，在1-2个时钟内实现一次加载操作。
在一个可选的实施例中，非易失存储器与SRAM混合的存算一体数据快速加载结构还包括：用于将数字输入信号转换为模拟信号的输入转换电路、用于将所述SRAM计算阵列输出的计算结果转换成数字信号的输出转换电路；
所述输入转换电路的输出端连接所述SRAM计算阵列，所述SRAM计算阵列的输出端连接所述输出转换电路的输入端。
通过采用上述技术方案，实现存算一体，解决了冯诺依曼架构的瓶颈。
在一个可选的实施例中，非易失存储器与SRAM混合的存算一体数据快速加载结构中，所述输入转换电路包括数模转换器、脉冲宽度调制器、计数器、脉冲截断电路中的至少一种。
通过采用上述技术方案，能够提高输入数据转换精度，实现高比特高精度的存算一体。
其中，脉冲截断电路的电路图参见图8，脉冲截断电路可采用与门实现，或者，脉冲截断电路采用与门以及两个反相器实现，或者，采用与门、或非门+2个反相器实现。通过采用上述的脉冲截断电路，提升驱动能力以及精度。
在一个可选的实施例中，所述输出转换电路采用积分计数型电路(电路结构参见图9)或ADC。
通过采用上述技术方案，能够提高输出数据转换精度，实现高比特高精度的存算一体。
其中，积分计数型电路的电路结构参见图9包括：缓冲电容C1、第一NMOS晶体管N1、或非门、第二NMOS晶体管N2、第三NOMS晶体管N3、第四NOMS晶体管N4、电容C2、多个反相器IV0～IV2。
工作过程如虚线箭头所示，首先给出SET信号，对C1充电到Vref，对C2放电到GND。完成对电路的初始化。之后SET信号撤除。
在SET信号撤除后，N2打开，从CBL线上来的电荷注入到C1，同时C1上电荷转移到C2上。此处，N1的栅极偏压Vb是为了限制对C2充电的速度，维持在一个稳定的流速，使其不会因为CBL上突然的大量电荷累计而造成C2充电电压不合理波动。当C2上电荷累积到电压值大于Vref时，通过反馈电路，N2关闭，N4打开，开始对C2开始放电。此时CBL上输入的电荷将暂存在C1内。
由反相器和比较器构成的回路延迟，确保了在C2电压值下降到Vref以下之后N4不会立刻关闭，而是会在延时的期间内，将C2放电充分。
在延时过后，由于C2电压小于Vref，N4重新关闭，N2打开，开始下一周期的充放电循环。
通过采用上述技术方案，每次放电的单位电荷量更加稳定，提升了精度，减少误差。
在一个可选的实施例中，所述ADC为flashADC或sar ADC。
在一个可选的实施例中，所述SRAM阵列中的SRAM单元为8TSRAM结构，参见图6，一个典型的8TSRAM存算单元，其中6TSRAM存储1bit权值数据，同时控制右侧N2的通断。外部输入数据作用在N1的栅极，通过输入电平幅度控制N1的放电电流大小。由图可见N2和N1共同实现了6TSRAM数据和外部输入的乘法操作，乘法结果为BLC上电荷损失量。
在另一个可选的实施例中，所述SRAM阵列中的SRAM单元为6TSRAM结构。
再一个可选的实施例中，SRAM阵列中的SRAM单元为基于电荷转移的存算一体单元，电路结构参见图7，包括：6T-SRAM、第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、电容C0、第一NMOS晶体管N1。BLN是BL的互补，互补位线。6TSRAM单元P1的开关，只有当Q＝0的时候P1打开。WLC和WLCN为互补的输入信号。当输入为1的时候WLC会先低后高，WLCN为其相反信号。在这个过程中C0就会先通过P1P2充电，随后通过P3将电荷放到BLC上，放电量为充电电平值减去WLCN电压再减去P3的阈值电压。上述过程即为一个单独的运算过程，通过控制WLC和WCLN可以重复这个过程实现多比特的计算。此外，N1作为精度的保护电路，消除当P1是关断状态时，WLCN反复变化引起的P3对BLC的微量电荷泄露。
通过采用上述技术方案，能够使得存算一体结构的精度高、功耗低，能够通过多脉冲输入的形式实现多比特的输入。
本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于***实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何本领域技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；
所述MRAM阵列用于存储神经网络的权值数据；
SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；
所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接。
2.根据权利要求1所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述联合地址译码器包括：j-K译码器、i-N译码器以及K个N路分配器；
所述j-K译码器的输入端用于接收加载块内MRAM地址，输出端连接K个N路分配器；所述i-N译码器的输入端用于接收要加载SRAM地址，输出端连接K个N路分配器；其中，K个N路分配器的输出端作为所述联合地址译码器的第一输出端，连接所述MRAM阵列，输出N×K个输出信号作为MRAM阵列的行选信号；所述i-N译码器的输出端作为所述联合地址译码器的第二输出端，连接所述SRAM阵列，输出N个输出信号作为SRAM阵列的行选信号。
3.根据权利要求1所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，还包括：用于将数字输入信号转换为模拟信号的输入转换电路、用于将所述SRAM计算阵列输出的计算结果转换成数字信号的输出转换电路；
所述输入转换电路的输出端连接所述SRAM计算阵列，所述SRAM计算阵列的输出端连接所述输出转换电路的输入端。
4.根据权利要求3所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述输入转换电路包括数模转换器、脉冲宽度调制器、计数器、脉冲截断电路中的至少一种。
5.根据权利要求3所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述输出转换电路采用积分计数型电路或ADC。
6.根据权利要求5所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述ADC为flashADC或sar ADC。
7.根据权利要求1至6任一项所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述MRAM阵列的规模大于等于所述SRAM计算阵列的规模。
8.根据权利要求1至6任一项所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述SRAM阵列中的SRAM单元为8TSRAM结构。
9.根据权利要求1至6任一项所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述SRAM阵列中的SRAM单元为6TSRAM结构。
10.根据权利要求1至6任一项所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述SRAM阵列中的SRAM单元为基于电荷转移的存算一体单元。
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