CN113392619B - 一种应用于芯片低压过程的复位防错电路与方法 - Google Patents

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Abstract

本发明公开了一种应用于芯片低压过程的复位防错电路与方法，涉及电子电路技术领域，包括：步骤1、通过大量测试采集芯片复位特征数据；步骤2、根据所述复位特征数据得到复位特征曲线；步骤3、建立预测的数学模型；步骤4、元器件参数匹配计算。本发明在芯片电源异常时使芯片处于复位状态，在异常消失时自动释放复位，使芯片可以自行恢复正常，从而减少外部环境对芯片的影响。

Description

一种应用于芯片低压过程的复位防错电路与方法
技术领域
本发明涉及电子电路技术领域，尤其涉及一种应用于芯片低压过程的复位防错电路与方法。
背景技术
随着半导体技术的发展，国产集成芯片的开拓，大量的MOS(Metal-oxideSemiconductor，金属氧化物半导体)管被集成在晶圆上，为科技进步带来了巨大的便利，但同时也带来了隐患，芯片在低压过程中存在未知的风险，会给各种应用带来不可抗拒的隐患。
芯片内部存在上电复位电路(Power on Reset，POR)，为芯片上电过程中提供复位信号，使芯片处于确定的初始状态。在电源电压上升到芯片的复位释放电压(Vreset-release)之前POR持续输出有效复位信号，当电源电压超过该值时，POR输出为无效复位信号，芯片开始正常工作。
实际应用过程中会出现频繁上下电，或者电源波动，若电源电压低于复位触发电压，复位状态则会被触发，但是电源电压不低于复位触发电压时则不会触发，电源电压在临近该值时芯片极有可能会出现异常。
因此，本领域的技术人员致力于开发一种应用于芯片低压过程的复位防错电路与方法,在电源电压异常时芯片会处于复位状态，可以保证芯片不会因为瞬时掉电进入异常状态。
发明内容
有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是克服频繁上下电和电源波动对芯片的影响。
为实现上述目的，本发明提供了一种应用于芯片低压过程的复位防错方法，所述方法包括以下步骤：
步骤1、通过大量测试采集芯片复位特征数据，包括；
步骤2、根据所述复位特征数据得到复位特征曲线；
步骤3、建立预测的数学模型；
步骤4、元器件参数匹配计算。
进一步地，所述复位特征数据包括复位触发电压、复位释放电压、电源电压、复位引脚电压。
进一步地，所述方法在电源电压由正常工作电压降低至0V的过程中，先触发复位状态，后芯片关闭；所述方法在电源电压由0V上升过程中，先满足芯片正常工作电压条件，后释放复位状态。
进一步地，所述复位触发电压测试方法为：在芯片正常工作状态下，使所述复位引脚电压等于电源电压，此时芯片的GPIO有PWM输出，以固定的幅度不断降低所述复位引脚电压，直至GPIO没有PWM输出，此时的所述复位引脚电压为所述复位触发电压。
进一步地，所述复位释放电压测试方法为：使所述复位引脚电压等于0V，此时芯片的GPIO没有PWM输出，以固定的幅度不断升高所述复位引脚电压，同时不断复位，直至每次复位后GPIO有PWM输出，此时的所述复位引脚电压为所述复位释放电压。
进一步地，所述复位释放电压测试方法为：使所述复位引脚电压等于0V，此时芯片的GPIO没有PWM输出，以固定的幅度不断升高所述复位引脚电压，直至芯片自动复位后GPIO有PWM输出，此时的所述复位引脚电压为所述复位释放电压。
进一步地，所述步骤3包括：
所述电源电压的特征曲线与所述复位引脚电压的特征曲线产生一个电压差，根据电压差控制触发复位和释放复位的时间点。
进一步地，所述步骤3中还需要满足条件：
所述复位释放电大于所述复位触发电压，并且所述复位触发电压大于工作电压下限，并且所述工作电压下限大于原复位触发电压；所述原复位触发电压为复位引脚不外接电阻时的电压；所述工作电压下限为使芯片的GPIO输出PWM的最小的电源电压。
进一步地，所述步骤4通过计算确定电路元器件的取值，来确保电路的工作状态正常。
进一步地，一种应用于芯片低压过程的复位防错方法的复位防错电路，所述电路为分压延时电路，所述分压延时电路包括电容、第一电阻、第二电阻；所述电容的一端连接电源电压，所述电容的另一端连接芯片的复位引脚；所述第一电阻的一端连接芯片的复位引脚，所述第一电阻的另一端接地；所述第二电阻为芯片内部连接复位引脚的上拉电阻。
与现有技术相比，本发明至少具有如下有益技术效果:
电源异常时使芯片处于复位状态，在异常消失时自动释放复位，使芯片可以自行恢复正常，从而减少外部环境对芯片的影响。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
图1是本发明的一个较佳实施例的方法流程图；
图2是本发明的一个较佳实施例的电路原理图；
图3是本发明的一个较佳实施例的复位特征曲线图；
图4是本发明的一个较佳实施例的芯片工作电压下限条形统计图；
图5是本发明的一个较佳实施例的芯片复位触发电压条形统计图；
图6是本发明的一个较佳实施例的芯片复位释放电压条形统计图；
图7是本发明的一个较佳实施例的芯片复位触发电压、复位释放电压与工作电压的折线图；
图8是本发明的一个较佳实施例的相关复位电压的折线图。
具体实施方式
以下参考说明书附图介绍本发明的多个优选实施例，使其技术内容更加清楚和便于理解。本发明可以通过许多不同形式的实施例来得以体现，本发明的保护范围并非仅限于文中提到的实施例。
在附图中，结构相同的部件以相同数字标号表示，各处结构或功能相似的组件以相似数字标号表示。附图所示的每一组件的尺寸和厚度是任意示出的，本发明并没有限定每个组件的尺寸和厚度。为了使图示更清晰，附图中有些地方适当夸大了部件的厚度。
如图1所示，是本发明的一个较佳实施例的方法流程图，包括以下步骤：
步骤1、通过大量测试采集芯片复位特征数据，包括复位触发电压、复位释放电压、电源电压、复位引脚电压；
步骤2、根据所述复位特征数据得到复位特征曲线；
步骤3、建立预测的数学模型，如图2所示，是本发明的一个较佳实施例的电路原理图，通过芯片外部电阻R1对电容C1进行充电，下电时，通过芯片外部电阻R1和芯片内部上拉电阻Rup对电容C1进行放电；该电路通过内部上拉电阻Rup与外部R1串联进行分压，使本应重合的电源电压VCC与复位引脚电压Vreset两条电压特征曲线产生一个VCC*Rup/(Rup+R1)的电压差，如图3所示，这样为复位触发与释放提供了有效条件，再通过RC延时控制触发点与释放点的发生时间，在电源电压VCC异常时芯片会处于复位状态，可以保证芯片不会因瞬时掉电进入异常状态；
此外，建立的数学模型还需满足以下条件：
1)在保证复位功能的前提下，外部电阻R1越小，电阻分压值越接近与复位引脚电压临界值，即复位引脚电压曲线越低，复位触发时间越靠后。此时芯片复位引脚电压为：
在电源电压为VCC时，原复位触发电压为Vreset-trigger′。增加R1后，复位触发电压为：
Vreset-trigger与Vreset之间预留一定余量，此余量可调。
2)工作电压下限＜复位触发电压。
满足此条件是指在电源电压VCC由正常工作电压降低至0V的过程中，先触发复位状态，后芯片停机。同理，在电源电压VCC由0V上升至VCC的过程中，先满足芯片的工作电压条件，后释放复位状态。完整条件为：
工作电压下限＜Vreset-trigger＜Vreset-release
其中，Vreset-release为复位释放电压；
因设计时对复位的触发与释放做了迟滞功能，因此只需要满足：工作电压下限＜Vreset-trigger。
3)Vreset-release＞Vreset-trigger′。
在2)中加入此条件，即：
Vreset-trigger′＜工作电压下限＜Vreset-trigger＜Vreset-release
此条件保证了复位触发是在MCU正常工作的条件下进行的，避免***紊乱；
步骤4、元器件参数匹配计算，通过对RC的计算确定电路元器件的取值，通过调整RC参数来确保电路的工作状态正常。
本实施例中，针对批次“PAN1020BT 1945BAb”进行测试，测试方法为：
1)上拉电阻Rup
测试方法：由于芯片引脚内部上拉电阻有个开关，断电时无法测量出准确值，所以需要带电测试，以图1为测试电路时，确定电源VCC的电压，测量结果：
考虑到±5％的电阻精度，测量结果应满足1.90±0.1V。
2、工作电压下限
测试方法：电源电压VCC，此时GPIO有PWM输出(间接判断芯片是否正常)，以0.01V的幅度不断降低VDD电压，直至GPIO无PWM输出，记录此电压。
3、复位触发电压
测试方法：电源电压VCC，Vreset＝VCC，此时GPIO有PWM输出，以0.01V的幅度不断降低复位引脚电压Vreset，直至GPIO无PWM输出，记录此时复位引脚电压。
4、复位释放电压
测试方法：电源电压VCC，Vreset＝0V，此时GPIO无PWM输出，以0.01V的幅度不断升高复位引脚电压Vreset，同时不断复位，直至每次复位后GPIO均有PWM输出，记录此时复位引脚电压。
或者以0.01V的幅度不断升高复位引脚电压Vreset，直至芯片自动复位后GPIO有PWM输出，记录此时复位引脚电压。
按照以上方式，测试100颗芯片，表1为整合后的数据。
表1
图4、5、6展示了100组测试数据的分布情况，分别是工作电压下限条形统计图、复位触发电压条形统计图、复位释放电压条形统计图。
对其中一颗芯片进行测试，并描绘出复位触发电压、复位释放电压与工作电压的关系，如图7所示。
图8为根据实际电源波形拟合出来的相关复位电压的曲线。PAD电压线为增加外部电阻R1后的PAD电压，真实PAD电压线为增加外部RC(68KΩ、2.2uF)后的真实PAD电压。
a、通过之前的测试得到：电源电压在1.1V～1.3V时芯片不工作，通过图8可知在电源电压波谷处0.2V的压降会引T1＝6ms的延时(波形先降低后又抬高)；
b、若芯片复位引脚只增加外部电阻R1(68KΩ)，随着电源电压变化芯片复位永远不会被触发，从图8中可以看出，PAD电压线与复位触发电压线没有交点，增加电容C1(2.2uF)后则会被触发，真实PAD电压线与复位触发电压线有交点，PAD电压线与真实PAD电压线的延时为T2＝10ms；
若RC时间常数按照0.63计算：
此时，T1+T2＝16ms，通过时间常数RC计算出T＝RC，综上可知电容C＝16ms/68KΩ/0.63＝0.37uF，考虑到实际电阻5％误差，电容20％误差，C＝0.49uF，实际电容取值2.2uF，4.49倍。
若RC时间常数按照0.37计算：
此时，T1+T2＝16ms，通过时间常数RC计算出T＝RC，综上可知电容C＝16ms/68KΩ/0.37＝0.64uF，考虑到实际电阻5％误差，电容20％误差，C＝0.84uF，实际电容取值2.2uF，2.62倍。
结论，针对该电源模块，PAN1020芯片nReset引脚增加外部RC(68KΩ、2.2uF)后可解决不完全掉电死机问题。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (7)

1.一种应用于芯片低压过程的复位防错方法，其特征在于，所述方法包括以下步骤：
步骤1、通过大量测试采集芯片复位特征数据；所述复位特征数据包括复位触发电压、复位释放电压、电源电压、复位引脚电压；
步骤2、根据所述复位特征数据得到复位特征曲线；
步骤3、建立预测的数学模型，具体包括：
所述电源电压的特征曲线与所述复位引脚电压的特征曲线产生一个电压差，根据电压差控制触发复位和释放复位的时间点；
所述复位释放电压大于所述复位触发电压，并且所述复位触发电压大于工作电压下限，并且所述工作电压下限大于原复位触发电压；所述原复位触发电压为复位引脚不外接电阻时的电压；所述工作电压下限为使芯片的GPIO输出PWM的最小的所述电源电压；
步骤4、元器件参数匹配计算。
2.如权利要求1所述的应用于芯片低压过程的复位防错方法，其特征在于，所述方法在所述电源电压由正常工作电压降低至0V的过程中，先触发复位状态，后芯片关闭；所述方法在所述电源电压由0V上升过程中，先满足芯片正常工作电压条件，后释放复位状态。
3.如权利要求1所述的应用于芯片低压过程的复位防错方法，其特征在于，所述复位触发电压测试方法为：使所述复位引脚电压等于所述电源电压，此时芯片的GPIO有PWM输出，以固定的幅度不断降低所述复位引脚电压，直至GPIO没有PWM输出，此时的所述复位引脚电压为所述复位触发电压。
4.如权利要求1所述的应用于芯片低压过程的复位防错方法，其特征在于，所述复位释放电压测试方法为：使所述复位引脚电压等于0V，此时芯片的GPIO没有PWM输出，以固定的幅度不断升高所述复位引脚电压，同时不断复位，直至每次复位后GPIO有PWM输出，此时的所述复位引脚电压为所述复位释放电压。
5.如权利要求1所述的应用于芯片低压过程的复位防错方法，其特征在于，所述复位释放电压测试方法为：使所述复位引脚电压等于0V，此时芯片的GPIO没有PWM输出，以固定的幅度不断升高所述复位引脚电压，直至芯片自动复位后GPIO有PWM输出，此时的所述复位引脚电压为所述复位释放电压。
6.如权利要求1所述的应用于芯片低压过程的复位防错方法，其特征在于，所述步骤4通过计算确定电路元器件的取值，来确保电路的工作状态正常。
7.如权利要求1所述的应用于芯片低压过程的复位防错方法的复位防错电路，其特征在于，所述电路为分压延时电路，所述分压延时电路包括电容、第一电阻、第二电阻；所述电容的一端连接所述电源电压，所述电容的另一端连接芯片的复位引脚；所述第一电阻的一端连接芯片的复位引脚，所述第一电阻的另一端接地；所述第二电阻为芯片内部连接复位引脚的上拉电阻。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105807226A (zh) * 2014-12-31 2016-07-27 北京航天测控技术有限公司 基于等效电路模型的锂离子电池soc预测方法及装置
CN110988460A (zh) * 2019-12-05 2020-04-10 国网江苏省电力有限公司泰州供电分公司 一种应用于营配一体化的双芯智能电表
CN111610433A (zh) * 2020-06-17 2020-09-01 江西联智集成电路有限公司 一种芯片上电和下电复位测试方法及装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10231050B2 (en) * 2016-06-10 2019-03-12 Cirrus Logic, Inc. Method for limiting amplifier input current to avoid low voltage conditions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105807226A (zh) * 2014-12-31 2016-07-27 北京航天测控技术有限公司 基于等效电路模型的锂离子电池soc预测方法及装置
CN110988460A (zh) * 2019-12-05 2020-04-10 国网江苏省电力有限公司泰州供电分公司 一种应用于营配一体化的双芯智能电表
CN111610433A (zh) * 2020-06-17 2020-09-01 江西联智集成电路有限公司 一种芯片上电和下电复位测试方法及装置

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