CN113366612A - 用于先进半导体应用的低应力膜 - Google Patents

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巴特·J·范施拉芬迪克
乔纳森·丘奇
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Abstract

可在大区域间隙填充应用中(例如在先进3D NAND器件的形成中)具有用处的膜涉及通过下列操作处理半导体衬底：在图案化半导体衬底上沉积掺杂氧化硅膜，该膜具有至少5μm的厚度；以及将掺杂氧化硅膜退火到高于膜玻璃化转变温度的温度。在一些实施方案中，可发生膜的重新流动。该掺杂氧化硅膜的组成与处理条件可定制，使得该膜呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩。

Description

用于先进半导体应用的低应力膜
通过引用并入
PCT申请表作为本申请的一部分与本说明书同时提交。如在同时提交的PCT申请表中所标识的本申请要求享有其权益或优先权的每个申请均通过引用全文并入本文且用于所有目的。
背景技术
随着半导体器件持续缩小，制造策略正在演进。例如，已经发展了用于增加在半导体衬底上所制造的组件的密度的3D结构。3D NAND技术通过在层中竖直地堆叠存储器单元而解决了与二维NAND技术有关的挑战。然而，这些结构以及目前和发展中的处理技术中的其他结构产生了额外的挑战，特别是针对大区域间隙填充。
发明内容
在此提供了用于处理半导体衬底以及半导体器件的方法与设备。诸多所述方法与设备是与在大区域间隙填充应用中(例如在先进3DNAND器件的形成中)具有用处的膜有关。
一方面涉及通过以下方式处理半导体衬底的方法：在图案化半导体衬底上沉积掺杂氧化硅膜，该膜具有至少5μm、或至少l0μm、或高达20μm或更厚的厚度；以及将掺杂氧化硅膜退火到高于膜玻璃化转变温度的温度。在一些实施方案中，可发生膜的重新流动。掺杂氧化硅膜的组成与处理条件可定制，以致该膜呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩。例如，该掺杂氧化硅膜可通过化学气相沉积(CVD)工艺并使用用于氧化硅与选自由B、P、Ge及其组合所构成的群组的掺杂物的前体来沉积。氧化硅的前体可以是正硅酸四乙酯(TEOS)。掺杂氧化硅膜可具有在高达该膜的约10wt％的范围中的掺杂物浓度。可将无掺杂氧化硅帽盖层沉积在掺杂氧化硅膜上。图案化半导体衬底可以是具有呈阶梯状图案的交替的氧化物与氮化物或多晶硅层、以及掺杂氧化硅膜的3D NAND结构。
另一方面涉及在3D NAND结构的制造中进行大区域间隙填充的方法。该方法涉及：提供包含3D NAND结构的图案化半导体衬底，该3DNAND结构具有呈阶梯状图案的交替的氧化物与氮化物或多晶硅层；将掺杂氧化硅膜沉积在图案化半导体衬底上且在阶梯状图案上方，该膜具有至少5μm、或至少10μm、或20μm或更厚的厚度；以及将掺杂氧化硅膜退火到高于膜玻璃化转变温度的温度。在一些实施方案中，可发生膜的重新流动。厚膜可通过单次沉积而沉积在高达20μm或更厚的厚度。该掺杂氧化硅膜可在至少1μm每分钟的高速率下沉积。掺杂氧化硅膜可通过化学气相沉积(CVD)工艺并使用用于氧化硅与选自由B、P、Ge及其组合所构成的群组的掺杂物的前体来沉积。氧化硅的前体可以是正硅酸四乙酯(TEOS)。掺杂氧化硅膜可具有在高达该膜的约10wt％的范围中的掺杂物浓度，且衬底上的掺杂氧化硅膜可呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩。可将无掺杂氧化硅帽盖层沉积在掺杂氧化硅膜上。
另一方面涉及一种半导体器件，其包括：具有呈阶梯状图案的交替的氧化物与氮化物或多晶硅层；以及掺杂氧化硅膜，该掺杂氧化硅膜设置在阶梯状图案上且在阶梯状图案上被退火，该膜具有至少5μm的厚度。掺杂氧化硅膜以选自由B、P、Ge、以及其组合所构成的群组的掺杂物进行掺杂；且设置在阶梯状图案上并在阶梯状图案上被退火的掺杂氧化硅膜呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩。
另一方面涉及用于通过在图案化半导体衬底上沉积掺杂氧化硅膜来处理半导体衬底的设备，该设备包括：包括衬底的反应室；等离子体源，该等离子体源耦合到该反应室且配置成在该反应室外产生等离子体；一或更多个第一气体入口，其耦合到该反应室；第二气体入口，其耦合到该反应室；以及控制器，其包括用于执行以下操作的指令：将掺杂氧化硅膜沉积在设置于该室中的图案化半导体衬底上，该膜具有至少5μm的厚度；以及退火该掺杂氧化硅膜到高于该膜玻璃化转变温度的温度。在一些实施方案中，可发生膜的重新流动。掺杂氧化硅膜的组成与处理条件可定制，以致该膜呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩。例如，可通过化学气相沉积(CVD)工艺并使用用于氧化硅与选自由B、P、Ge及其组合所构成的群组的掺杂物的前体来沉积掺杂氧化硅膜。氧化硅的前体可以是正硅酸四乙酯(TEOS)。
这些与其他方面在以下参照附图进一步描述。
附图说明
图1是描绘例如在大区域间隙填充应用中用于沉积与退火厚掺杂氧化硅膜的方法的操作的工艺流程图。
图2是描绘用于在3D NAND制造情境中的沉积与退火厚掺杂氧化硅膜的方法的操作的工艺流程图。
图3至12是在3D NAND制造情境中的沉积与退火厚掺杂氧化硅膜的方法的操作的示意图。
图13是在3D NAND制造情境中的沉积薄无掺杂氧化硅帽盖层于厚掺杂氧化硅膜上方以保护掺杂膜免于与周围空气发生化学反应的示意图。
图14至16是用于执行特定所公开的实施方案的示例性处理室与工具的示意图。
具体实施方式
在以下叙述中，提出了许多具体细节，以提供对于呈现的实施方案的完整理解。所公开的实施方案可在不具有这些具体细节中的一些或全部的情况下实施。在其他情况中，并未详细地叙述已知的工艺操作，以避免非必要地使所公开的实施方案模糊。尽管将以具体的实施方案来描述所公开的实施方案，但应理解的是没有意图要限制所公开的实施方案。
以下公开的实施方案描述材料在例如晶片、衬底、或其他工件上的沉积。工件可具有诸多形状、尺寸、及材料。在本申请中，可互换地使用用语“半导体晶片”、“晶片”、“衬底”、“晶片衬底”、及“部分制造的集成电路”。
近来在半导体制造技术的进展已容许增加衬底上构件(例如存储器器件中的存储器单元)的密度。例如，在3D NAND技术中，为了改善器件密度缩放而设计高的结构。新的挑战从这些结构的增加的尺寸产生。如在此所叙述的，已经发展新颖的材料与处理技术来解决这些挑战，包括大区域间隙填充。
在涉及更厚高质量膜沉积的更高结构的制造中，会面临大区域间隙填充挑战。例如，在3D NAND中，厚氧化硅膜是用于隔离目的。传统的膜遭受高应力，其中高应力在这些膜被制造成更厚时造成晶片弯曲与图案扭曲，并进而造成晶片处置问题与集成问题(例如过度光刻重叠与不佳的对焦)。对于传统的氧化硅膜，降低膜应力造成高湿气吸收，其会在金属接点中导致氧化与高电阻值。此外，这些膜在进行热处理时具有高应力偏移与膜收缩，这加剧了图案扭曲问题。此外，对于进一步更厚的膜的需求导致进一步增加化学机械研磨(CMP)时间来使器件平坦化。因此，需要增加CMP速率以减少器件的整体处理成本。
具有高热稳定性、低湿气吸收、以及良好介电性质(例如低介电常数与高击穿电压)的足够厚的低应力膜对于大区域间隙填充及其他在目前与发展中的半导体处理技术的应用是有所需要的。对于大区域间隙填充与其他应用，这样的膜应容许低成本处理，并避免沉积到累积厚度超过5微米(μm)(例如高达10μm或高达20μm，或更厚)带来的问题。厚膜可通过单次沉积以高达20μm或更厚的厚度被沉积。掺杂氧化硅膜可在至少1μm每分钟的高速率下沉积。
一种候选者是掺杂氧化物膜。然而，用于沉积这样的膜的普遍工业方法是次大气压化学气相沉积(SACVD)。尽管SACVD可形成具有高CMP速率与退火后低应力的膜，但沉积速率是非常低的，其增加成本。此外，当被沉积至许多微米的厚度时，这些膜吸收湿气、令人无法接受地收缩且倾向于破裂。
如在此所述的，已经发现了工艺机制来形成低应力偏移、低收缩、低湿气吸收、无破裂的厚膜，而具有极高沉积速率(例如，至少每分钟1μm)、高CMP速率与良好的介电质量。这样的膜可用于大区域间隙填充应用中，例如用于先进3D NAND器件的形成中。
图1是描绘例如在大区域间隙填充应用中用于沉积与退火厚掺杂氧化硅膜的方法的操作的流程图。在101，将图案化半导体衬底例如提供到化学沉积工具的处理室。在103，该方法涉及在图案化半导体衬底上沉积掺杂氧化硅膜，该膜具有至少5μm的厚度，例如高达10μm、或高达20μm、或更厚。厚膜可通过单次沉积而被沉积在高达20μm或更厚的厚度。掺杂氧化硅膜可在至少每分钟lμm的高速率下沉积。在一些实施方案中，在掺杂氧化硅膜沉积之前可沉积例如具有约200至
Figure BDA0003192473600000052
的厚度的无掺杂氧化硅衬里。
掺杂氧化硅膜的组成与处理条件可定制，以致该膜呈现实质上零的刚沉积应力(as-deposited stress)、实质上零的退火后应力偏移、以及实质上零的退火后收缩。例如，可通过化学气相沉积(CVD)工艺并使用用于氧化硅的前体与选自由B、P、Ge及其组合所构成的群组的掺杂物来沉积掺杂氧化硅膜。氧化硅前体可以是正硅酸四乙酯(TEOS)。CVD工艺可以是等离子体增强化学气相沉积(PECVD)。
适当的掺杂物前体是分别用于B、P、及Ge掺杂物的硼酸三乙酯(TEB)、磷酸三乙酯(TEPO)、以及有机锗化合物，然而也可以使用其他前体。掺杂氧化硅膜可具有在高达该膜的约10wt％、或0.5至10％、或2至5％、或2.5至3.5％的范围中的掺杂物浓度，以及约0至10wt％的B、0至10％的P、以及0至10％的Ge的范围中的掺杂物浓度。
根据多种实施方案，在此所述的所沉积的厚掺杂氧化物膜的性质可被调整以达到具有期望性质(例如压缩的、中性的、或伸张的)的膜。用于这样的膜的适当的PECVD工艺条件被提供在以下的表1和2。
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表1.用于厚掺杂氧化物膜的PECVD工艺条件
Figure BDA0003192473600000061
表2.用于厚掺杂氧化物膜的PECVD工艺条件
尽管载明了具体的前体流速，但可针对其他前体使用其他流速。
在一些实施方案中，在105，可将无掺杂氧化硅帽盖层选择性地沉积在掺杂氧化硅膜上，以保护掺杂膜免于与周围空气发生化学反应。这样的适当的无掺杂帽盖层可以是例如约200至
Figure BDA0003192473600000062
的薄层。
在107，接着将掺杂氧化硅膜退火到高于膜玻璃化转变温度的温度。在该玻璃化转变温度，该膜开始松弛，且膜应力减少。在一些实施方案中，掺杂氧化硅膜的退火可造成发生膜的重新流动。
可以在相同的处理室或不同的处理室中于衬底上执行沉积后退火。在一些实施方案中，可以在处理室中于500℃至950℃的范围中的温度执行后退火维持长达20至60分钟范围中的时段。在一些实例中，可在氮气(N2)或另一惰性气体中执行退火。在一些实例中，在N2中于750℃执行退火长达30分钟。
已经发现到，相较于刚沉积膜(as-deposited film)，在此所述的沉积与退火的厚掺杂膜在退火阶段之后证明具有增加的膜变形。针对掺杂与无掺杂氧化硅样品测量或计算包括沉积速率与应力偏移膜性质，而显示了更高的速率与更低的应力。
中性应力膜，有时称为0-0-0膜，其呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩，且在包括形成3D NAND器件中隔离物的重要半导体处理应用中具有用途。
图2是描绘用于在3D NAND制造情境中的沉积与退火厚掺杂氧化硅膜的方法的操作的流程图。在操作202，将交替氧化物与氮化物层的阶梯状图案形成在衬底上。在诸多实施方案中，该衬底是半导体衬底。该衬底可以是硅晶片，例如200mm晶片、300mm晶片、或450mm晶片，其包括具有一或更多材料(例如介电质、导体、或半导体材料)层沉积在其上的晶片。示例性晶片100在图3中提供作为示意图。
在多种实施方案中，沉积的氧化物层是氧化硅层。在诸多实施方案中，沉积的氮化物层是氮化硅层。各个氧化物与氮化物层被沉积到大约相同的厚度，例如在一些实施方案中为介于约10nm与约100nm之间，或约
Figure BDA0003192473600000071
氧化物层可在例如介于约室温与约600℃之间的沉积温度下沉积。
可使用任何适当的技术来沉积用于形成交替的氧化物与氮化物膜堆叠件的氧化物与氮化物层，例如原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、或溅镀。在诸多实施方案中，通过PECVD来沉积氧化物与氮化物层。
膜堆叠件可包括介于48与512层之间的交替的氧化物与氮化物层，其中各个氧化物或氮化物层构成一层。包括交替的氧化物与氮化物层的膜堆叠件可称为ONON堆叠件。
图4显示了具有沉积在衬底100上的交替的氧化物(101)与氮化物(102)膜的衬底100的示例性示意图。需注意，尽管图4所示结构显示先沉积氧化物且接着为氮化物、氧化物、氮化物等，但可先沉积氮化物且接着为氧化物、氮化物、氧化物等。
在ONON堆叠件的沉积之后，可在衬底中蚀刻出通道(图4中未显示)。后续地，将阶梯状图案形成在衬底上。在此所指称的“阶梯状图案”包括两或更多个台阶，各个台阶包括氧化物与氮化物层。应理解的是，各组的氧化物与氮化物层的顶层可以是用于形成阶梯的台阶的氧化物或氮化物。在诸多实施方案中，阶梯状图案包括例如介于24与256台阶之间。可使用诸多图案化技术来形成阶梯状图案。例如，一种技术可以包括沉积牺牲层在衬底上方、以及遮蔽衬底的区域以蚀刻各组的氧化物与氮化物层，以形成阶梯。
图5提供了衬底100的实例，其中衬底包括氧化物(111)与氮化物(112)层的阶梯状图案，而硬掩模110位于最顶部氮化物层上方。尽管图5显示了四台阶的阶梯状图案，但应理解的是阶梯状图案通常将具有许多更多的台阶，例如介于24与256台阶之间。各个台阶包括氮化物与氧化物层，并且如图5所示彼此间隔“d”，例如介于约150nm与约1000nm之间，例如约500nm。各个台阶的从其上方的台阶边缘向外延伸的此区域可称为“垫”。
为了讨论的目的，以下衬底的讨论与后续示意图将包括一半视图199，如图6所示。
返回图2，在操作204中，将如在此所述的厚掺杂氧化物膜122(至少5μm厚，且高达10μm或20μm厚，或更厚)沉积在衬底上的阶梯状图案上方。厚膜可通过单次沉积而被沉积在高达20μm或更厚的厚度。掺杂氧化硅膜可以至少每分钟1μm的高速率沉积。如上所述，在诸多实施方案中，可通过化学气相沉积工艺(CVD)并使用用于氧化硅的前体与选自由B、P、Ge及其组合所构成的群组的掺杂物来沉积掺杂氧化物膜。氧化硅前体可以是正硅酸四乙酯(TEOS)。CVD工艺可以是等离子体增强化学气相沉积(PECVD)。适当的掺杂物前体是分别用于B、P、及Ge掺杂物的硼酸三乙酯(TEB)、磷酸三乙酯(TEPO)、以及有机锗化合物，但可使用其他者。掺杂氧化硅膜可具有在高达该膜的约10wt％、或0.5至10％、或2至5％、或2.5至3.5％的范围中的掺杂物浓度，以及膜的约0至10wt％的B、0至10％的P、及0至10％的Ge的范围中的掺杂物浓度。在一些实施方案中，可在掺杂氧化硅膜沉积之前沉积例如具有约200至
Figure BDA0003192473600000081
的厚度的无掺杂氧化硅衬里。对于该3D NAND情境，可将沉积的掺杂膜调整成0-0-0膜，而呈现实质上零的刚沉积应力(as-deposited stress)、实质上零的退火后应力偏移、以及实质上零的退火后收缩。图7显示了示例性衬底100，其中该衬底100包括ONON阶梯、硬掩模110、以及沉积在阶梯上方的掺杂氧化物膜122。
参照图13及参照图2，在操作206中，在一些实施方案中，可选择性地将无掺杂氧化硅帽盖层135沉积在107的掺杂氧化硅膜上，以保护掺杂膜免于与周围空气发生化学反应。这样的适当的无掺杂帽盖层可以是例如约200至
Figure BDA0003192473600000082
的薄层。
返回图2，在操作208，接着将掺杂氧化硅膜退火到高于膜玻璃化转变温度的温度，如上所述。在一些实施方案中，可发生膜的重新流动。
在操作210，在沉积与退火掺杂氧化物膜之后，可将竖直狭缝130蚀刻到衬底内。图8显示了在蚀刻竖直狭缝130之后的衬底100的侧视图。
在操作212，在衬底上相对于氧化物蚀刻ONON堆叠件中的氮化物。可使用选择性蚀刻工艺来执行蚀刻，其中氮化物以比氧化物的蚀刻速率更快的速率被蚀刻。适当的选择性蚀刻工艺可以是干式或湿式。例如，可通过暴露衬底于以下气体中的任一种或更多种来进行适当的干式选择性氮化物蚀刻：氯(Cl2)、氧(O2)、一氧化二氮(N2O)、四氟甲烷(CF4)、四氟化硫(SF4)、二氧化碳(CO2)、氟甲烷(CH3F)、三氟化氮(NF3)、氮(N2)、氢(H2)、氨(NH3)、甲烷(CH4)、六氟化硫(SF6)、氩(Ar)、羰基硫化物(COS)、二硫化碳(CS2)、硫化氢(H2S)、以及一氧化氮(NO)。在该操作中，蚀刻物质可以流到竖直狭缝130内并且选择性地横向蚀刻氮化物，从而从ONON堆叠件移除该些氮化物层。或者，可使用湿式蚀刻工艺来蚀刻ONON堆叠件中的氮化物，例如通过暴露衬底于磷酸(H3PO4)和/或稀释氢氟酸(DHF)或这些溶液的混合物。图9显示了具有从蚀刻氮化物所形成的水平间隙132的衬底100的示例性示意图。
进一步地在操作212中，将导体(通常是钨)沉积到衬底的间隙内，以形成字线。可通过任何适当的技术(例如ALD、CVD、PEALD、及/或PECVD)来沉积钨。在一些实施方案中，阻挡层和/或钨成核层在沉积块材钨之前被沉积。图10显示了包括所沉积的钨字线140的衬底100的示例，其中氮化物112先前已被蚀刻。
还应理解的是，在其他实施方案中，ONON堆叠件的替代物可以是沉积的交替的介电质与导体层的堆叠件。其一示例是由交替的氧化物多晶硅层组成的堆叠件，有时称为OPOP堆叠件。这样的OPOP堆叠件可根据已知技术进行蚀刻以形成阶梯状图案，避免了如上所述在ONON堆叠件中用W取代氮化物的需要。
在操作214中，将掺杂氧化物膜122竖直地蚀刻以形成通孔137。可通过干式蚀刻而暴露于以下气体中的一或更多者来蚀刻该氧化物：O2、Ar、C4F6、C4F8、SF6、CHF3、以及CF4。图11显示了在阶梯状图案中包括氧化物/导体堆叠件的示例性衬底100，通孔137从而在掺杂氧化物122中被蚀刻。
进一步地在操作214中，可将导体(例如钨)沉积在通孔137中以形成通往字线的互联件142，从而完成3D NAND结构。
因此，另一方面涉及在3D NAND结构的制造中进行大区域间隙填充的方法。该方法涉及：提供包含3D NAND结构的图案化半导体衬底，该3D NAND结构具有呈阶梯状图案的交替的氧化物与氮化物或多晶硅层；沉积掺杂氧化硅膜在图案化半导体衬底上且于阶梯状图案上方，该膜具有至少5μm、或至少10μm、或20μm或更厚的厚度；以及将掺杂氧化硅膜退火到高于膜玻璃化转变温度的温度。在一些实施方案中，可能发生该膜的重新流动。通过使用用于氧化硅的前体与选自由B、P、Ge及其组合所构成的群组的掺杂物的化学气相沉积(CVD)工艺来沉积掺杂氧化硅膜。氧化硅前体可以是正硅酸四乙酯(TEOS)，该掺杂氧化硅膜可具有在高达该膜的约10wt％的范围中的掺杂物浓度，且衬底上的掺杂氧化硅膜可呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩。可将无掺杂氧化硅帽盖层沉积在掺杂氧化硅膜上。包括材料组成、尺寸、以及性质的其他的潜在特征在此如上所述。
并且因此，另一方面涉及一种半导体器件，该半导体器件包括具有呈阶梯状图案的交替的氧化物与氮化物或多晶硅层的3D NAND结构、以及设置在阶梯状图案上且被退火的掺杂氧化硅膜，该膜具有至少5μm的厚度。掺杂氧化硅膜以选自由B、P、Ge、及其组合所构成的群组的掺杂物进行掺杂，且设置在阶梯状图案上且被退火的掺杂氧化硅膜呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩。这样的器件的其他包括材料组成、尺寸、及性质的潜在特征在此如上参照制造方法所述。
设备
另一方面涉及用于通过沉积掺杂氧化硅膜在图案化半导体衬底上以处理半导体衬底的设备，该设备包括：包括衬底的反应室；等离子体源，其耦合到反应室且配置成在反应室外产生等离子体；耦合到反应室的一或更多个第一气体入口；耦合到反应室的第二气体入口；以及控制器，其包括用于执行以下操作的指令：在设置于室中的图案化半导体衬底上沉积掺杂氧化硅膜，该膜具有至少5μm的厚度；以及将掺杂氧化硅膜退火到高于膜玻璃化转变温度的温度。在一些实施方案中，可发生膜的重新流动。掺杂氧化硅膜的组成与处理条件可定制，使得该膜呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩。例如，可通过使用用于氧化硅的前体与选自由B、P、Ge及其组合所构成的群组的掺杂物的化学气相沉积(CVD)工艺来沉积掺杂氧化硅膜。氧化硅前体可以是正硅酸四乙酯(TEOS)。以下描述提供了适于实施在此所述的方法且用于制造所述器件的设备(半导体室与工具)的一些细节。
图14描绘了沉积处理室1400的实施方案的示意图，处理室1400可适于沉积与处理如在此所述的膜。该室可以***作作为化学气相沉积(CVD)室，尤其是等离子体增强化学气相沉积(PECVD)室。一示例是可从美国加州弗里蒙特(Fremont)的Lam ResearchCorporation取得的VectorTMStrata工具。处理室1400具有用于维持低压环境的处理室主体1402。多个处理室1400可被包括在共享低压处理工具环境中作为处理站。例如，图15描绘了多站处理工具1900的实施方案。在一些实施方案中，处理室1400的包括以下所详细地讨论的硬件参数中的一或更多硬件参数可通过一或更多计算机控制器1450来程序化地调整。
处理室1400与反应物输送***1401a流体连通，以输送工艺气体到散布喷头1406。反应物输送***1401a包括混合容器1404，其用于混合工艺气体和/或调节例如氧化硅前体气体(例如TEOS)或第二反应物气体(例如掺杂物反应物)之类的工艺气体，以输送到喷头1406。一或更多混合容器入口阀1420可控制工艺气体往混合容器1404的引进。等离子体也可被输送到喷头1406，或可在处理室1400中产生。反应物输送***1401a可配置成输送工艺气体，以沉积掺杂氧化物膜于设置在处理室1400中的衬底上方。
作为示例，图14的实施方案包括用于汽化待供应至混合容器1404的液体反应物的汽化点1403。在一些实施方案中，汽化点1403可以是加热的汽化器。由这种汽化器产生的饱和反应物蒸气可能在下游输送管道中冷凝。不相容气体暴露于冷凝的反应物可能会产生小颗粒。这些小颗粒可能堵塞管道、阻碍阀门操作、污染衬底等。解决这些问题的一些方法涉及清扫和/或排空输送管道以除去残余反应物。但是，清扫输送管道可能会增加处理站循环时间、降低处理站的生产量。因此，在一些实施方案中，汽化点1403下游的输送管道可以被加热追踪。在一些示例中，混合容器1404也可以被加热追踪。在一个非限制性示例中，汽化点1403下游的管道具有在混合容器1404处从大约100℃延伸到大约150℃的增加的温度分布。
在一些实施方案中，液体前体或液体反应物可以在液体注射器处被汽化。例如，液体注射器可将液体反应物的脉冲注入到混合容器上游的载气流中。在一个实施方案中，液体注射器可通过使液体从较高压强闪蒸至较低压强而蒸发反应物。在另一个示例中，液体注射器可以将液体雾化成分散的微滴，其随后在加热的输送管道中蒸发。较小的液滴可能比较大的液滴蒸发得更快，从而减少液体注入和完全汽化之间的延迟。更快的蒸发可以减少汽化点1403下游的管道长度。在一种情况下，液体注射器可以直接安装到混合容器1404。在另一种情况下，液体注射器可以直接安装到喷头1406上。
在一些实施方案中，可提供汽化点1403上游的液体流量控制器(LFC)，用于控制液体的质量流量以汽化并传送至处理站1400。例如，LFC可包括位于LFC的下游的热质量流量计(MFM)。随后可以响应于与MFM电通信的比例-积分-微分(PID)控制器提供的反馈控制信号来调节LFC的柱塞阀。但是，使用反馈控制可能需要一秒或更长时间来稳定液体流量。这可能会延长液体反应物的投配时间。因此，在一些实施方案中，LFC可以在反馈控制模式和直接控制模式之间动态地切换。在一些实施方案中，这可以通过禁用LFC和PID控制器的感测管来执行。
喷头1406将工艺气体朝衬底1152分配。在图14所示的实施方案中，衬底1152定位于喷头1406下方，并显示为搁置于基座1408上。喷头1406可具有任何合适的形状，并且可以具有用于将工艺气体分配至衬底1152的端口的任何合适的数量和布置。
在一些实施方案中，可升高或降低基座1408以将衬底1412暴露于衬底1412和喷头1406之间的容积。应理解，在一些实施方案中，可通过合适的计算机控制器1450以编程方式调整基座高度。
在另一情况中，在点燃等离子体的实施方案中，调整基座1408的高度可以使得能在处理中的等离子体激活循环期间改变等离子体密度。在处理阶段结束时，可在另一衬底传送阶段降低基座1408，以使得能从基座1408移除衬底1412。
在一些实施方案中，可以经由加热器1410来控制基座1408的温度。在一些实施方案中，可将基座1408加热到至少约400℃的温度，或在一些实施方案中，如所公开的实施方案中所描述，在硅氮化物膜的沉积期间，小于约300℃，例如约250℃。在一些实施方案中，针对掺杂的氧化物膜沉积，基座设定于约400℃与约600℃之间的温度。在一些实施方案中，针对如本文所述的对掺杂的氧化物膜进行退火，基座设定在约500℃与约950℃之间的温度。
此外，在一些实施方案中，可由蝶阀1418提供对处理站1400的压力控制。如图14的实施方案中所示，蝶阀1418调节由下游真空泵(未示出)所提供的真空。然而，在一些实施方案中，也可由变动导入至处理站1400的一或更多种气体的流率来调整处理站1400的压力控制。
在一些实施方案中，喷头1406的位置可以相对于基座1408进行调整，以改变衬底1412和喷头1406之间的体积。此外，应该理解的是，基座1408和/或喷头1406的竖直位置可以通过在本公开的范围内的任何合适的机制来改变。在一些实施方案中，基座1408可以包括用于旋转衬底1412的取向的旋转轴线。应该理解，在一些实施方案中，这些示例调整中的一个或多个可以由一个或多个合适的计算机控制器1450以编程方式执行。
在可以如上所述使用等离子体的一些实施方案中，喷头1406和基座1408电连接射频(RF)电源1414和匹配网络1416以用于为等离子体供电。在一些实施方案中，可以通过控制处理站压强、气体浓度、RF源功率、RF源频率和等离子体功率脉冲定时中的一个或多个来控制等离子体能量。例如，RF电源1414和匹配网络1416可以以任何合适的功率运行以形成具有期望组成的自由基物质的等离子体。合适的功率的示例包括在上文中。类似地，RF电源1414可以提供任何合适频率的RF功率。在一些实施方案中，RF电源1414可以被配置为独立于彼此地控制高频和低频RF功率源。示例性低频RF频率可以包括但不限于0kHz和500kHz之间的频率。示例性高频RF频率可以包括但不限于1.8MHz与2.45GHz之间的频率，或者大于约13.56MHz的频率，或者大于27MHz的频率，或者大于180MHz的频率，或者大于60MHz的频率。应该理解的是，可以离散地或连续地调制任何合适的参数以为表面反应提供等离子体能量。
在一些实施方案中，等离子体可以由一个或多个等离子体监测器原位监测。在一种情况下，等离子体功率可以通过一个或多个电压、电流传感器(例如，VI探针)来监测。在另一种情况下，等离子体密度和/或处理气体浓度可以通过一个或多个光学发射光谱传感器(OES)来测量。在一些实施方案中，一个或多个等离子体参数可以基于来自这种原位等离子体监测器的测量结果被编程地调整。例如，OES传感器可以用在反馈回路中以提供对等离子体功率的编程控制。应该理解，在一些实施方案中，可以使用其他监视器来监视等离子体和其他处理特性。这种监视器可以包括但不限于红外(IR)监视器、声音监视器和压强传感器。
在一些实施方案中，可以经由输入/输出控制(IOC)排序指令来提供用于控制器1450的指令。在一个示例中，用于设置处理阶段的条件的指令可以被包括在工艺配方的相应配方阶段中。在某些情况下，工艺配方阶段可能会按顺序排列，以便处理阶段的所有指令都与该处理阶段同时执行。在一些实施方案中，用于设定一个或多个反应器参数的指令可以被包括在配方阶段中。应该理解的是，在本公开的实施方案的范围内，这些配方阶段可以以任何合适的方式被进一步细分和/或重复。
如上所述，可包括一或更多处理室作为多站处理工具中的站。图15显示多站处理工具1500的一个实施方案的示意图，该多站处理工具1500包括具有在低压环境中的多个处理站的处理室1514。处理室1514可配置成维持低压环境，以致衬底可在处理站之间传送，而不经历破坏真空和/或空气暴露。
工具1500还包括入站装载锁1502和出站装载锁1504，所述入站装载锁1502和出站装载锁1504中的任一个或两者可以包括远程等离子体源。在大气压强下的机械手1506被配置为将晶片从通过晶舟1508加载的盒经由大气端口1510移动到入站装载锁1502中。通过机械手1506将晶片放置在入站装载锁1502中的基座1512上，大气端口1510被关闭，并且装载锁1502被抽空。在入站装载锁1502包括远程等离子体源的情况下，晶片在被引入处理室1514之前可以在入站装载锁1502中暴露于远程等离子体处理。此外，晶片还可以在入站装载锁1502中被加热，例如，以除去水分和吸附的气体。接下来，打开到处理室1514的室输送口1516，另一个机械手(未示出)将晶片放入反应器中、在反应器中示出的第一站的基座上以进行处理。尽管图15中描绘的实施方案包括装载锁，但应该理解的是，在一些实施方案中，可以使晶片直接进入处理站。
所描绘的处理室1514包括四个处理站，在图15所示的实施方案中编号成1至4。各个处理站可配置成沉积基于TEOS的二氧化硅与基于硅烷的氮化硅。各个处理站由一共享混合容器(1404，例如在图14中)来供应以在输送到各个处理站之前混合和/或调节工艺气体。图15所示的各个处理站包括处理站衬底保持器(对于站1是显示为1518)及工艺气体输送管线入口。在一些实施方案中，一或更多处理站衬底保持器1518可被加热。
在一些实施方案中，各个处理站可具有不同的或多个目的。例如，处理站可在超平滑PECVD工艺模式与常规PECVD或CVD模式之间切换。额外地或替代性地，在一些实施方案中，处理室1514可包括一或更多匹配成对的超平滑PECVD与常规PECVD站(例如，包括超平滑PECVD SiO2站与常规PECVD SiN站的一对)。在另一实例中，处理站可在两或更多膜类型之间切换，使得不同的膜类型的堆叠件可在相同的处理室中沉积。尽管所示的处理室1514包含四个站，但应理解的是根据本公开内容的处理室可具有任何合适数量的站。例如，在一些实施方案中，处理室可具有五个或更多个站，然而在其他实施方案中，处理室可具有三个或更少的站。
图15还描绘了用于在处理室1514内传送衬底的衬底处置***1590的一实施方案。在一些实施方案中，衬底处置***1590可配置成在各个处理站之间和/或在处理站与装载锁之间传送衬底。应理解的是，可利用任何适当的衬底处置***。非限制性示例包括衬底传送带与衬底处置机械手。
多站处理工具1500还包括用于控制处理工具1500的工艺条件与硬件状态的***控制器1550的一个实施方案。例如，在一些实施方案中，***控制器1550可在PECVD膜沉积阶段期间控制一或更多个工艺参数，以控制经沉积的膜的特征，包括经沉积的膜的组成与厚度等。
***控制器1550可以包括一或更多存储器装置1556、一或更多大容量储存装置1554、以及一或更多处理器1552。处理器1552可包括CPU或计算机、模拟及/或数字输入/输出连接、步进马达控制器板等。
在一些实施方案中，***控制器1550控制处理工具1500的所有动作。***控制器1550执行储存在大容量储存装置1554中、载入存储器装置4256、并在处理器1552上执行的机器可读***控制软件1558。***控制软件1558可包括用于控制由处理工具1500执行的特定工艺的时序、气体混合物、室和/或站压力、室和/或站温度、衬底温度、目标功率水平、RF功率水平、衬底基座、卡盘和/或载座位置、及其他参数的指令。可以任何适当的方式来配置***控制软件1558。例如，可编写诸多处理工具部件子程序或控制对象以控制执行诸多处理工具过程的处理工具部件的操作。可以任何适当的计算机可读编程语言将***控制软件1558予以编码。
在一些实施方案中，***控制软件1558可包括用于控制如上所述的诸多参数的输入/输出控制(IOC)排序指令。例如，PECVD工艺的各个阶段可包括通过***控制器1550来执行的一或更多指令。用于针对PECVD工艺阶段设定工艺条件的指令可被包括在相应的PECVD配方阶段中，例如在此所述的厚掺杂氧化硅膜沉积。在一些实施方案中，PECVD配方阶段可按顺序进行安排，使得用于PECVD工艺阶段的全部指令与工艺阶段同时执行。
在一些实施方案中可以采用存储在与***控制器1550相关联的大容量存储设备1554和/或存储器设备1556上的其他计算机软件和/或程序。用于此目的的程序或程序段的例子包括衬底定位程序、处理气体控制程序、压强控制程序、加热器控制程序和等离子体控制程序。
衬底定位程序可以包括用于处理工具部件的程序代码，该程序代码用于将衬底加载到处理站衬底保持器1518上并且控制衬底和处理工具1500的其他部分之间的间隔。
处理气体控制程序可以包括用于控制气体组成和流速的代码，并且可选地用于在沉积之前使气体流入一个或多个处理站以稳定处理站的压强。压强控制程序可以包括用于通过调节例如处理站的排气***中的节流阀、进入处理站的气流等来控制处理站中的压强的代码。
加热器控制程序可以包括用于控制流向用于加热衬底的加热单元的电流的代码。或者，加热器控制程序可以控制传热气体(例如氦气)向衬底的传送。
等离子体控制程序可以包括用于设置施加到一个或多个处理站中的处理电极的RF功率电平的代码。
在一些实施方案中，可以存在与***控制器1550相关联的用户界面。用户界面可以包括显示屏幕、设备和/或工艺条件的图形软件显示以及用户输入设备，诸如定点设备、键盘、触摸屏、麦克风等
在一些实施方案中，由***控制器1550调整的参数可涉及工艺条件。非限制性示例包括处理气体组成和流量、温度、压强、等离子体条件(诸如RF偏置功率电平)、压强、温度等。这些参数可以以配方的形式提供给用户，该配方可以利用用户界面输入。
通过***控制器1550的来自各种处理工具传感器的模拟和/或数字输入连接可以提供用于监视处理的信号。用于控制处理的信号可以在处理工具1500的模拟和数字输出连接上输出。可以被监测的处理工具传感器的非限制性示例包括：质量流量控制器、压强传感器(诸如压强计)、热电偶等。适当地编程的反馈和控制算法可以与来自这些传感器的数据一起使用以保持工艺条件。
***控制器1550可以提供用于实现上述沉积工艺的程序指令。程序指令可以控制各种处理参数，例如DC功率电平、RF偏置功率电平、压强、温度等等。根据本文描述的各种实施方案，指令可以控制参数以操作膜堆叠的原位沉积。
在一些实现方案中，***控制器1550是***的一部分，该***可以是上述示例的一部分。这样的***可以包括半导体处理装置，半导体处理装置包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台、和/或特定处理部件(晶片基座、气体流***等)。这些***可以与用于在半导体晶片或衬底的处理之前、期间和之后控制它们的操作的电子器件集成。电子器件可以被称为“控制器”，其可以控制一个或多个***的各种部件或子部件。根据处理要求和/或***类型，***控制器1550可以被编程以控制本文公开的任何工艺，任何工艺包括工艺气体的输送、温度设置(例如加热和/或冷却)、压强设置、真空设置、功率设置、射频(RF)发生器设置、RF匹配电路设置、频率设置、流率设置、流体输送设置、位置和操作设置、进出工具和其他输送工具和/或连接到特定***或与特定***接口的装载锁的晶片输送。
广义地说，***控制器1550可以定义为电子器件，电子器件具有接收指令、发出指令、控制操作、启用清洁操作、启用终点测量等的各种集成电路、逻辑、存储器和/或软件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片、和/或一个或多个微处理器、或执行程序指令(例如，软件)的微控制器。程序指令可以是以各种单独设置(或程序文件)的形式输送到***控制器1550或***的指令，单独设置(或程序文件)定义用于在半导体晶片上或针对半导体晶片执行特定工艺的操作参数。在一些实施方案中，操作参数可以是由工艺工程师定义的配方的一部分，以在一或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或晶片的管芯的制造期间完成一个或多个处理步骤。
在一些实施方案中，***控制器1550可以是与***集成、耦合到***、以其它方式联网到***或其组合的计算机的一部分或耦合到该计算机。例如，***控制器1550可以在“云”中或在晶片厂(fab)主机***的全部或一部分中，其可以允许对晶片处理的远程访问。计算机可以实现对***的远程访问以监视制造操作的当前进展、检查过去制造操作的历史、从多个制造操作研究趋势或性能度量，以改变当前处理的参数、设置要跟随当前处理的处理步骤、或者开始新的处理。在一些示例中，远程计算机(例如服务器)可以通过网络(其可以包括本地网络或因特网)向***提供工艺配方。远程计算机可以包括使得能够输入或编程参数和/或设置的用户接口，然后将该参数和/或设置从远程计算机输送到***。在一些示例中，***控制器1550接收数据形式的指令，其指定在一个或多个操作期间要执行的每个处理步骤的参数。应当理解，参数可以特定于要执行的工艺的类型和工具的类型，***控制器1550被配置为与该工具接口或控制该工具。因此，如上所述，***控制器1550可以是例如通过包括联网在一起并朝着共同目的(例如本文所述的工艺和控制)工作的一个或多个离散***控制器1550而呈分布式。用于这种目的的分布式控制器的示例将是在与远程(例如在平台级或作为远程计算机的一部分)定位的一个或多个集成电路通信的在室上的一个或多个集成电路，其组合以控制在室上的工艺。
示例性***可包括但不限于化学气相沉积(CVD/PECVD)室或模块、等离子体蚀刻室或模块、轨迹室(track chamber)或模块、以及可关联于或用在半导体晶片的制造与/或生产的任何其他半导体处理***。例如用于蚀刻氮化物或氧化物的在此所述的蚀刻操作可在任何适当的处理室中执行。在一些实施方案中，可在可调整间隙的电容耦合局限RF等离子体反应器中蚀刻衬底，例如可从美国加州弗里蒙特(Fremont)的Lam ResearchCorporation取得的FlexTM工具，其可用于执行在此所述的蚀刻操作。
如上所述，根据将由工具执行的一个或多个处理步骤，***控制器1550可以与一个或多个其他工具电路或模块、其它工具部件、群集工具、其他工具接口、相邻工具、邻近工具、位于整个工厂中的工具、主计算机、另一控制器、或在将晶片容器往返半导体制造工厂中的工具位置和/或装载口运输的材料运输中使用的工具通信。
应理解的是，在一些实施方案中，可将低压传送室包括在多站处理工具中，以促进多个处理室之间的传送。例如，图16示意性地显示了多站处理工具1600的另一实施方案。在图16所示的实施方案中，多站处理工具1600包括多个处理室1614，处理室1615包括多个处理站(编号成1至4)。处理室1614与低压传送室1604对接，该低压传送室1604包括配置成在处理室1615与装载锁1619之间传送衬底的机械手1606。包括大气压机械手1612的大气压衬底传送模块1610配置成促进衬底在装载锁1619与晶舟1608之间的传送。尽管图16未显示，但应理解的是，多站处理工具1600的实施方案可包括适当的***控制器，例如显示在图15中且参照图15所描述的***控制器1550的实施方案。
结论
尽管为了清楚理解的目的已经相当详细地描述了前述实施方案，但是显而易见的是，可以在所附权利要求的范围内实施某些改变和修改。应该注意的是，存在实现本实施方案的工艺、***和装置的许多替代方式。因此，本实施方案被认为是说明性的而非限制性的，并且实施方案不限于这里给出的细节。

Claims (32)

1.一种处理半导体衬底的方法，所述方法包含：
提供图案化半导体衬底；
在所述图案化半导体衬底上沉积掺杂氧化硅膜，所述膜具有至少5μm的厚度；以及
将所述掺杂氧化硅膜退火到高于膜玻璃化转变温度的温度。
2.根据权利要求1所述的方法，其中在所述衬底上的所述掺杂氧化硅膜呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩。
3.根据权利要求1所述的方法，其中所述掺杂氧化硅膜是通过化学气相沉积(CVD)工艺并使用用于氧化硅与选自由B、P、Ge及其组合所构成的群组的掺杂物的前体进行沉积。
4.根据权利要求3所述的方法，其中所述氧化硅的前体是正硅酸四乙酯(TEOS)。
5.根据权利要求3或4所述的方法，其中所述掺杂物的前体是硼酸三乙酯(TEB)、磷酸三乙酯(TEPO)、以及有机锗化合物。
6.根据权利要求3所述的方法，其中所述CVD工艺是等离子体增强CVD(PECVD)工艺。
7.根据权利要求1所述的方法，其还包含在所述掺杂氧化硅膜上沉积无掺杂氧化硅帽盖层。
8.根据权利要求1所述的方法，其中所述掺杂氧化硅膜具有在高达所述膜的约10wt％、或0.5至10％、或2至5％、或2.5至3.5％的范围中的掺杂物浓度。
9.根据权利要求8所述的方法，其中所述掺杂氧化硅膜具有在所述膜的约0至10wt％的B、0至10％的P、以及0至10％的Ge的范围中的掺杂物浓度。
10.根据权利要求1所述的方法，其中所述图案化半导体衬底是3DNAND结构，所述3DNAND结构具有呈阶梯状图案的交替的氧化物与氮化物或多晶硅层，且所述掺杂氧化硅膜被沉积在所述阶梯状图案上方。
11.根据权利要求1所述的方法，其中所述掺杂氧化硅膜具有至少10μm的厚度。
12.一种在3D NAND结构的制造中进行大区域间隙填充的方法，所述方法包含：
提供包含3D NAND结构的图案化半导体衬底，所述3D NAND结构具有呈阶梯状图案的交替的氧化物与氮化物或多晶硅层；
在所述图案化半导体衬底上且在所述阶梯状图案上方沉积掺杂氧化硅膜，所述掺杂氧化硅膜具有至少5μm的厚度；以及
将所述掺杂氧化硅膜退火到高于膜玻璃化转变温度的温度；
其中所述掺杂氧化硅膜是通过化学气相沉积(CVD)工艺，并使用用于氧化硅与选自由B、P、Ge及其组合所构成的群组的掺杂物的前体进行沉积。
13.根据权利要求12所述的方法，其中在所述衬底上的所述掺杂氧化硅膜呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩。
14.根据权利要求13所述的方法，其中所述氧化硅的前体是正硅酸四乙酯(TEOS)。
15.根据权利要求14所述的方法，其中所述掺杂物的前体是硼酸三乙酯(TEB)、磷酸三乙酯(TEPO)、以及有机锗化合物。
16.根据权利要求12所述的方法，其中所述CVD工艺是等离子体增强CVD(PECVD)工艺。
17.根据权利要求15所述的方法，其中所述掺杂氧化硅膜具有在高达所述膜的约10wt％、或0.5至10％、或2至5％、或2.5至3.5％的范围中的掺杂物浓度。
18.根据权利要求17所述的方法，其中所述掺杂氧化硅膜具有在所述膜的约0至10wt％的B、0至10％的P、以及0至10％的Ge的范围中的掺杂物浓度。
19.根据权利要求12所述的方法，其中所述掺杂氧化硅膜具有至少10μm的厚度。
20.根据权利要求12所述的方法，其还包含在所述掺杂氧化硅膜上沉积无掺杂氧化硅帽盖层。
21.根据权利要求1、6或12所述的方法，其中所述掺杂氧化硅膜是通过单次沉积以高达20μm的厚度沉积。
22.根据权利要求1、6或12所述的方法，其中所述掺杂氧化硅膜是在至少1μm/分钟的速率下沉积。
23.根据权利要求1、6或12所述的方法，其中所述掺杂氧化硅膜的所述退火造成发生所述膜的重新流动。
24.一种半导体器件，其包含：
3D NAND结构，所述3D NAND结构具有呈阶梯状图案的交替的氧化物与氮化物或多晶硅层；
掺杂氧化硅膜，所述掺杂氧化硅膜设置在所述阶梯状图案上且在所述阶梯状图案上退火，所述掺杂氧化硅膜具有至少5μm的厚度；
其中所述掺杂氧化硅膜以选自由B、P、Ge、及其组合所构成的群组的掺杂物进行掺杂；以及
其中设置在所述阶梯状图案上且在所述阶梯状图案上退火的所述掺杂氧化硅膜呈现实质上零的刚沉积应力、实质上零的退火后应力偏移、以及实质上零的退火后收缩。
25.根据权利要求24所述的器件，其中所述掺杂氧化硅膜具有在高达所述膜的约10wt％、或0.5至10％、或2至5％、或2.5至3.5％的范围中的掺杂物浓度。
26.根据权利要求25所述的器件，其中所述掺杂氧化硅膜具有在所述膜的约0至10wt％的B、0至10％的P、以及0至10％的Ge的范围中的掺杂物浓度。
27.根据权利要求24所述的器件，其中所述掺杂氧化硅膜具有至少10μm的厚度。
28.一种用于处理衬底的设备，所述设备包含：
处理室，所述处理室具有卡盘；
气体源，所述气体源与所述处理室及相关的流量控制硬件连接；以及
衬底处置硬件；
控制器，所述控制器具有处理器与存储器，其中
所述处理器与所述存储器彼此能通信地连接；
所述处理器至少能操作地与所述流量控制硬件以及所述衬底处置硬件连接；以及
所述存储器储存用于控制所述处理器的计算机可执行指令，以通过以下操作至少控制所述流量控制硬件与所述衬底处置硬件：
提供图案化半导体衬底；
在设置于所述室中的所述图案化半导体衬底上沉积掺杂氧化硅膜，所述掺杂氧化硅膜具有至少5μm的厚度；以及
将所述掺杂氧化硅膜退火到高于膜玻璃化转变温度的温度。
29.根据权利要求28所述的设备，其中所述处理室是PECVD处理室。
30.根据权利要求28或29所述的设备，其中所述掺杂氧化硅膜是通过单次沉积而被沉积在高达20μm的厚度。
31.根据权利要求28或29所述的设备，其中所述掺杂氧化硅膜是在至少1μm/分钟的速率下沉积。
32.根据权利要求28或29所述的设备，其中所述掺杂氧化硅膜的所述退火造成发生所述膜的重新流动。
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