CN113363217B - 半导体存储器结构及其形成方法 - Google Patents
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- CN113363217B CN113363217B CN202010142975.3A CN202010142975A CN113363217B CN 113363217 B CN113363217 B CN 113363217B CN 202010142975 A CN202010142975 A CN 202010142975A CN 113363217 B CN113363217 B CN 113363217B
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 134
- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000002955 isolation Methods 0.000 claims description 36
- 239000011800 void material Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 238000000231 atomic layer deposition Methods 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 101100295884 Aedes aegypti SGPRor7 gene Proteins 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 101150041122 Orco gene Proteins 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
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Abstract
本发明提供了一种半导体存储器结构及其形成方法，该方法包含形成硬遮罩层于半导体基底之上，刻蚀硬遮罩层以形成多个第一遮罩图案和多个第二遮罩图案，将第一遮罩图案和第二遮罩图案转移至半导体基底以形成多个半导体区块，以及薄化第二遮罩图案。在薄化第二遮罩图案之后，第二遮罩图案的厚度小于第一遮罩图案的厚度。此方法还包含形成第一盖层横向延伸于第一遮罩图案和第二遮罩图案之上，以及刻蚀第一盖层和第二遮罩图案以形成多个接触开口。本发明能够提升半导体存储器装置的可靠性和制造良率。
Description
技术领域
本发明是有关于一种半导体存储器结构，且特别是有关于动态随机存取存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)装置广泛地应用于消费性电子产品中。为了增加动态随机存取存储器装置内的元件密度以及改善其整体表现，目前动态随机存取存储器装置的制造技术持续朝向元件尺寸的微缩化而努力。
然而，当元件尺寸持续缩小时，许多挑战随之而生。举例而言，在半导体制造工艺中，通过光刻和刻蚀工艺形成导电部件(例如，接触插塞)的开口。然而，光刻工艺的叠对偏移(overlay shift)问题可能会导致同一层(平面)中的导电部件之间发生短路。因此，业界仍需要改进动态随机存取存储器装置的制造方法，以克服元件尺寸缩小所产生的问题。
发明内容
本发明实施例提供半导体存储器结构的形成方法。此方法包含形成硬遮罩层于半导体基底之上，刻蚀硬遮罩层(hard mask layer)以形成多个第一遮罩图案和多个第二遮罩图案，将第一遮罩图案和第二遮罩图案转移至半导体基底以形成多个半导体区块，以及薄化第二遮罩图案。在薄化第二遮罩图案之后，第二遮罩图案的厚度小于第一遮罩图案的厚度。此方法还包含形成第一盖层横向延伸于第一遮罩图案和第二遮罩图案之上，以及刻蚀第一盖层和第二遮罩图案以形成多个接触开口。
本发明实施例提供半导体存储器结构，此半导体存储器结构包含半导体基底的主动区，主动区包含第一半导体区块。此半导体存储器结构还包含设置于相邻第一半导体区块的字线、设置于第一半导体区块的遮罩图案之上、以及设置于遮罩图案旁边的盖层。盖层也设置于半导体基底中以抵接字线，且盖层的上表面与遮罩图案的上表面大致齐平。
附图说明
为让本发明的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
图1是根据本发明的一些实施例，绘示半导体存储器结构的上视示意图。
图2至图16是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的剖面示意图。
符号说明
100：半导体存储器结构；
102：半导体基底；
104：隔离部件；
104A：隔离部件；
104B：隔离部件；
104C：隔离部件；
106A：主动区；
106B：主动区；
106C：主动区；
1071：第一半导体区块；
1072：第二半导体区块；
1073：第三半导体区块；
108：第一硬遮罩；
108A：遮罩图案；
108B：遮罩图案；
108B’：遮罩图案；
110：第二硬遮罩层；
110A：遮罩图案；
110B：遮罩图案
110B’：遮罩图案；
112：第三硬遮罩层；
112A：遮罩图案；
112B：遮罩图案；
114：遮罩图案；
116：顺应层；
116’：遮罩图案；
118：填充层；
118’：填充层；
119：图案化层；
120：间隙；
122：沟槽；
123：凹陷；
124：沟槽；
126：沟槽；
127：凹陷；
130：字线；
132：栅极介电层；
134：栅极衬层；
136：栅极电极；
138：第一盖层；
138A：凸部；
138B：凹部；
138C：垂直延伸部；
138R：第一盖层；
140：第二盖层；
142：开口；
144：空隙；
146：接触开口；
148：接触插塞；
150：位线；
152：阻挡层；
154：导电层；
156：介电层；
1000：刻蚀步骤；
1050：刻蚀步骤；
1100：刻蚀步骤；
1150：刻蚀步骤；
1200：刻蚀步骤；
1250：刻蚀步骤；
1300：刻蚀步骤；
1350：刻蚀步骤；
1400：刻蚀步骤；
D1：厚度；
D2：厚度；
D3：厚度；
D4：厚度；
D5：厚度；
D6：厚度；
D7：厚度；
D8：厚度。
具体实施方式
以下参照本发明实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的实施方式实现，而不应限于本文中所述的实施例。图式中的层与区域的厚度可能会为了清楚起见而放大，并且在各图式中相同或相似的参考号码表示相同或相似的元件。
图1是根据本发明的一些实施例，绘示半导体存储器结构的上视示意图。根据一些实施例，提供半导体存储器结构100，如图1所示。在一些实施例中，半导体存储器结构100是动态随机存取存储器(DRAM)的一部分。根据一些实施例，半导体存储器结构100包含隔离部件104、主动区106、字线130、接触件148、以及位线150。为了说明，图1仅显示以上部件，其余部件可见于图16的剖面示意图，其沿着图1的线I-I截取。
根据一些实施例，隔离部件104形成于半导体基底中，并包含隔离部件104A、隔离部件104B和隔离部件104C。根据一些实施例，隔离部件104A沿着方向D2延伸且在方向D1上排列。根据一些实施例，隔离部件104B沿着方向D3延伸，而隔离部件104C沿着方向D4延伸。根据一些实施例，隔离部件104B与隔离部件104C各自在方向D2上排列，并且隔离部件104B与隔离部件104C在方向D1上交替排列。
根据一些实施例，方向D1大致上垂直于方向D2，方向D1与方向D3相交于一锐角θ1，且方向D1与方向D4相交于一钝角θ2。
根据一些实施例，隔离部件104界定出半导体基底中的多个主动区106A、106B、106C和106D。主动区106A-106D依序沿着方向D1排列，根据一些实施例，两个隔离部件104A与两个隔离部件104B界定出一个主动区106A和一个主动区106C，并且两个隔离部件104A与两个隔离部件104C界定出一个主动区106B和一个主动区106D。
根据一些实施例，位线150形成于半导体基底上方且沿着方向D1延伸。根据一些实施例，位线150在方向D2上对应于主动区106排列。字线130形成于半导体基底中且沿着方向D2延伸。根据一些实施例，字线130在方向D1上以一对字线130对应于一个主动区106的方式排列。根据一些实施例，一对字线130将一个主动区106划分为三个半导体区块1071、1072和1073，其中半导体区块1072位于半导体区块1071与半导体区块1073之间。
在一些实施例中，接触件148位于位线150与主动区106A-106D的交差点。根据一些实施例，当位线150横越相邻的一对字线108时，位线150通过接触件148电性连接至主动区106A-106D的半导体区块1072。
图2至图16是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的剖面示意图。图2至图16的剖面示意图沿着图1的线I-I撷取。根据一些实施例，提供半导体存储器结构100，如图2所示。根据一些实施例，半导体存储器结构100包含半导体基底102。在一些实施例中，半导体基底102可以是元素半导体基底，例如硅基底、或锗基底；或化合物半导体基底，例如碳化硅基底、或砷化镓基底。在一些实施例中，半导体基底102可以是绝缘体上的半导体(semiconductor-on-insulator，SOI)基底。
根据一些实施例，在半导体基底102中形成隔离部件104A、104B、104C，如图1和图2所示。根据一些实施例，隔离部件104自半导体基底102的上表面向下延伸，以界定出半导体基底102的主动区106A、106B、106C、106D(主动区106D未显示于图2至图16)。在一些实施例中，隔离部件104由氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、及/或前述的组合形成。在一些实施例中，通过图案化工艺(例如，光刻工艺和刻蚀工艺)、沉积工艺(例如，化学气相沉积(chemical vapor deposition，CVD))、平坦化工艺(例如，化学机械研磨(chemicalmechanical polish，CMP))形成隔离部件104。
根据一些实施例，在半导体基底102的上表面之上形成多层结构的硬遮罩层，多层结构包含第一硬遮罩层108、第二硬遮罩层110、以及第三硬遮罩层112，如图2所示。在一些实施例中，多层结构的硬遮罩层将被图案化为遮罩图案，其定义出用于形成字线的沟槽。
在一些实施例中，第一硬遮罩层108由氧化物形成，例如，由四乙氧基硅烷(tetraethylorthosilicate，TEOS)形成的氧化硅层。在一些实施例中，第二硬遮罩层110由富碳材料形成，例如，碳层。在一些实施例中，第三硬遮罩层112是氮化物层，例如氮化硅(SiN)或氮氧化硅(SiON)。在一些实施例中，通过沉积工艺(例如，化学气相沉积(CVD)、原子层沉积(atomic layer deposition，ALD)、及/或前述的组合)形成第一硬遮罩层108、第二硬遮罩层110、以及第三硬遮罩层112。
根据一些实施例，在第三硬遮罩层112上表面之上形成多个遮罩图案114，如图2所示。根据一些实施例，这些遮罩图案114排列于方向D1(图1)上，并且遮罩图案114之间存在间隙120。根据一些实施例，这些遮罩图案114在方向D2(图1)上延伸。在一些实施例中，遮罩图案114由半导体材料(例如，多晶硅(polysilicon))形成。在一些实施例中，沉积半导体材料于第三硬遮罩层112之上，后续通过光刻工艺和刻蚀工艺，形成遮罩图案114。
根据一些实施例，沿着遮罩图案114的侧壁和上表面和第三硬遮罩层112的上表面形成顺应层116，如图2所示。顺应层116部分填充间隙120，如图2所示。在一些实施例中，顺应层116由氧化物形成，例如氧化硅。在一些实施例中，顺应层116由低温化学气相沉积工艺(low-temperature CVD)形成。
根据一些实施例，在顺应层116之上形成填充层118如图2所示。根据一些实施例，填充层118填入间隙120的剩余部分中。在一些实施例中，填充层118由富碳材料形成，例如，旋涂碳(spin-on coating，SOC)。在一些实施例中，填充层118由旋转涂布工艺形成。
根据一些实施例，对半导体存储器结构100进行刻蚀步骤1000，移除顺应层116上表面之上的填充层118，直到暴露出顺应层116的上表面，如图3所示。剩余的填充层118标示为填充层118’。在一些实施例中，刻蚀步骤1000是干刻蚀，例如使用O2及/或CO作为刻蚀剂。
根据一些实施例，对半导体存储器结构100进行刻蚀步骤1050，移除顺应层116未被填充层118’覆盖的部分，直到暴露出第三硬遮罩层112的上表面，如图4所示。被剩余的填充层118’覆盖的顺应层116称为遮罩图案116’。在一些实施例中，刻蚀步骤1050是干刻蚀，例如使用CF4及/或CHF3作为刻蚀剂。
根据一些实施例，刻蚀步骤1050产生一对沟槽122于间隙120的范围内。根据一些实施例，这对沟槽122被填充层118’和遮罩图案116’彼此隔开。
根据一些实施例，对半导体存储器结构100进行刻蚀步骤1100，移除剩余的填充层118’，直到暴露出遮罩图案116’的上表面，如图5所示。在一些实施例中，刻蚀步骤1100是干刻蚀，例如使用O2作为刻蚀剂。根据一些实施例，遮罩图案114与遮罩图案116’共同称为图案化层119。在一些实施例中，遮罩图案114与遮罩图案116’沿着方向D1交替排列。在一些实施例中，遮罩图案114的宽度大于遮罩图案116’的宽度，并且遮罩图案114的厚度大于遮罩图案116’的厚度。
根据一些实施例，刻蚀步骤1100产生凹陷123于这对沟槽122之间的遮罩图案116’上方，使得这对沟槽122通过凹陷123彼此连接。
根据一些实施例，使用图案化层119，对半导体存储器结构100进行刻蚀步骤1150，以依序刻蚀移除第三硬遮罩层112以及第二硬遮罩层110未被遮罩图案114和116’覆盖的部分，直到暴露出第一硬遮罩层108的上表面，如图6所示。在一些实施例中，刻蚀步骤1150是干刻蚀，例如使用SF6来刻蚀第三硬遮罩层112，以及使用O2来刻蚀第二硬遮罩层110。此外，刻蚀步骤1150将沟槽122延伸至第三硬遮罩层112以及第二硬遮罩层110中，从而形成沟槽124。
根据一些实施例，图案化层119的遮罩图案114转移至第三硬遮罩层112以及第二硬遮罩层110，使得第三硬遮罩层112形成遮罩图案112A，而第二硬遮罩层110形成遮罩图案110A。根据一些实施例，图案化层119的遮罩图案116’(图5)转移至第三硬遮罩层112以及第二硬遮罩层110，使得第三硬遮罩层112形成遮罩图案112B，而第二硬遮罩层110形成遮罩图案110B。
在一些实施例中，在刻蚀步骤1150期间，图案化层119的遮罩图案116’大致上被完全消耗，使得遮罩图案112B被凹蚀。因此，遮罩图案112A的厚度D1大于遮罩图案112B的厚度D2。在一些实施例中，厚度D2对厚度D1的比值范围在约0.2至约0.4。
根据一些实施例，使用第二硬遮罩层110，对半导体存储器结构100进行刻蚀步骤1200，以依序刻蚀移除第一硬遮罩层108以及半导体基底102未被遮罩图案110A和110B覆盖的部分，如图7所示。在一些实施例中，刻蚀步骤1200是干刻蚀，例如使用CF3作为刻蚀剂。
根据一些实施例，刻蚀步骤1200将沟槽124延伸至第一硬遮罩层108以及半导体基底102中，从而形成沟槽126，如图7所示。根据一些实施例，沟槽126将主动区106A-106D划分为半导体区块1071、1072、1073，如图1和图7所示。根据一些实施例，部分的沟槽126也延伸至隔离部件104中。例如，图1和图7显示部分的沟槽126通过隔离部件104B和104C。
根据一些实施例，第二硬遮罩层110的遮罩图案110A转移至第一硬遮罩层108，使得第一硬遮罩层108形成遮罩图案108A。接着，根据一些实施例，第一硬遮罩层108的遮罩图案108A转移至半导体基底102，从而形成一个主动区106中的半导体区块1071和相邻主动区106中的半导体区块1073。
根据一些实施例，第二硬遮罩层110的遮罩图案110B转移至第一硬遮罩层108，使得第一硬遮罩层108形成遮罩图案108B。接着，根据一些实施例，第一硬遮罩层108的遮罩图案108B转移至半导体基底102，使得半导体基底102形成主动区106中的第二半导体区块1072。在一些实施例中，遮罩图案108A与遮罩图案108B沿着方向D1交替排列。
在一些实施例中，在刻蚀步骤1200期间，图案化层119的遮罩图案114和第三硬遮罩层112大致上被完全消耗，并且第二遮罩层110的遮罩图案110B被凹蚀。凹蚀的遮罩图案110B标示为遮罩图案110B’。在一些实施例中，遮罩图案110A的厚度D3大于遮罩图案110B’的厚度D4。在一些实施例中，厚度D4对厚度D3的比值范围在约0.33至约0.5。
根据一些实施例，对半导体存储器结构100进行刻蚀步骤1250，移除第二硬遮罩层110的遮罩图案110B’，直到暴露出第一硬遮罩层108的遮罩图案108B，如图8所示。在一些实施例中，刻蚀步骤1250是干刻蚀，例如使用O2作为刻蚀剂。
根据一些实施例，对半导体存储器结构100进行刻蚀步骤1300，凹蚀第一硬遮罩层108的遮罩图案108B，以薄化遮罩图案108B，如图9所示。根据一些实施例，刻蚀步骤1300期间，遮罩图案110A保护遮罩图案108A，使得遮罩图案108A未被薄化。凹蚀的遮罩图案108B标示为遮罩图案108B’。根据一些实施例，刻蚀步骤1300产生凹陷127于遮罩图案108B’上方，使得这对沟槽126通过凹陷127彼此连接。在一些实施例中，刻蚀步骤1300是干刻蚀，例如使用CF4及/或CHF3作为刻蚀剂。
根据一些实施例，对半导体存储器结构100进行刻蚀步骤1350，移除第二硬遮罩层110的遮罩图案110A，直到暴露出第一硬遮罩层108的遮罩图案108A，如图10所示。在一些实施例中，刻蚀步骤1350是干刻蚀，例如使用O2作为刻蚀剂。在一些实施例中，遮罩图案108A的厚度D5大于遮罩图案108B’的厚度D6。在一些实施例中，厚度D6对厚度D5的比值范围在约0.33至约0.5。
根据一些实施例，在沟槽126中形成多对字线130，如图1和图11所示。根据一些实施例，字线130可称为埋入式字线(buried word line)。根据一些实施例，这些字线130排列于方向D1(图1)上。根据一些实施例，这些字线130在方向D2(图1)上延伸。根据一些实施例，在一个主动区106中，字线130与半导体区块1071、1072、1073横向地交替排列。
根据一些实施例，字线130包含栅极介电层132、栅极衬层134、以及栅极电极136。根据一些实施例，栅极介电层132形成于半导体基底102和隔离部件104被沟槽126暴露出来的表面上。在一些实施例中，栅极介电层132由氧化硅、氮化硅、氮氧化硅、或高介电常数的介电材料形成。在一些实施例中，通过热氧化、化学气相沉积(CVD)、或原子层沉积(ALD)形成栅极介电层132。
根据一些实施例，栅极衬层134形成于栅极介电层132上。在一些实施例中，栅极衬层134由氮化钨(WN)、氮化钛(TiN)、或氮化钽(TaN)形成。在一些实施例中，通过化学气相沉积(CVD)、物理气相沉积(physical vapor deposition，PVD)、或原子层沉积(ALD)形成栅极衬层134。
根据一些实施例，栅极电极136形成于栅极衬层134上。在一些实施例中，栅极电极136由导电材料形成，例如，多晶硅、金属、或金属氮化物。在一些实施例中，通过化学气相沉积(CVD)、物理气相沉积(PVD)、或原子层沉积(ALD)形成栅极电极136。根据一些实施例，在沉积用于栅极介电层132、栅极衬层134和栅极电极136的材料之后，对栅极衬层134和栅极电极136进行回蚀，使得沟槽126的上部再次暴露出来，并且形成字线130填充沟槽126的下部。
根据一些实施例，在半导体存储器结构100上形成第一盖层138，如图12所示。在一些实施例中，第一盖层138由介电材料形成，例如氮化硅或氧化硅。在一些实施例中，第一盖层138由具有高阶梯覆盖率(step coverage)或高保形性(conformity)的沉积工艺形成，例如，原子层沉积(ALD)。根据一些实施例，第一盖层138包含水平延伸部138A和138B、以及垂直延伸部138C。
根据一些实施例，第一盖层138的垂直延伸部138C填入沟槽126的上部，并抵接下方的字线130。根据一些实施例，第一盖层138的水平延伸部具有交替的凸凹轮廓，横向延伸于第一硬遮罩层108的遮罩图案108A和108B’之上。根据一些实施例，第一盖层138对应于遮罩图案108A的部分称为凸部138A，并且第一盖层138对应于遮罩图案108B的部分称为凹部138B。根据一些实施例，凸部138A的上表面的水平高于凹部138B的上表面，使得两个凸部138A与其间的凹部138B界定出开口142。
根据一些实施例，在第一盖层138之上形成第二盖层140，如图12所示。根据一些实施例，第二盖层140顺形于第一盖层138的轮廓，使得第二盖层140也具有交替的凸凹轮廓，横向延伸于第一盖层138之上。根据一些实施例，第二盖层140包含凸部140A(对应于凸部138A)以及凹部140B(对应于凹部138B)。根据一些实施例，凸部140A的上表面的水平高于凹部140B的上表面。
在一些实施例中，第二盖层140由介电材料形成，例如氮化硅、及/或氧化硅。在一些实施例中，第二盖层140由具有相较于第一盖层138较低阶梯覆盖率或较低保形性的沉积工艺形成，例如，等离子体增强化学气相沉积(plasma enhanced CVD，PECVD)工艺形成。因此，凸部140A具有悬突(overhang)，使得两个相邻的凸部140A的上缘彼此靠近，而形成具有向上渐缩轮廓的空隙144于凸部140A之间。在一些实施例中，相邻的凸部140A彼此合并，从而形成封闭的空隙144。
根据一些实施例，对半导体存储器结构100进行刻蚀步骤1400，以形成接触开口146，如图13所示。根据一些实施例，刻蚀步骤1400使用第二盖层140的凸部140A作为刻蚀遮罩。刻蚀剂通过空隙144依序垂直地移除第二盖层140的凹部140B、第一盖层138的凹部138B、以及第一硬遮罩层108的遮罩图案108B’，直到暴露出半导体基底102(即，半导体区块1072)的上表面。在一些实施例中，接触开口146暴露出的隔离部件104B的一部分和隔离部件104C的一部分。在一些实施例中，接触开口146向下渐缩。在一些实施例中，刻蚀步骤1400是干刻蚀，例如使用CF4及/或CHF3作为刻蚀剂。根据一些实施例，刻蚀步骤1400是自对准刻蚀步骤。也就是说，刻蚀步骤1400的进行不需要通过光刻工艺形成额外的遮罩元件(例如，图案化光阻层)于半导体存储器结构100之上。
根据一些实施例，在刻蚀步骤1400期间，第二盖层140的凸部140A大致上被完全消耗，使得刻蚀剂横向移除部分的第一盖层138的凸部138A，从而在横向和纵向上扩大空隙144成为接触开口146。根据一些实施例，在刻蚀步骤1400之后，第一盖层138的凸部138A保留在第一硬遮罩层108的遮罩图案108A之上，并覆盖遮罩图案108A的侧壁和上表面。
本发明实施例实现了自对准的接触开口146，这是通过形成具有凸凹轮廓的盖层138和140于具有厚度差异的遮罩图案108A和108B’之上，使得刻蚀工艺1400的进行不需要通过光刻工艺形成额外的遮罩。因此，可节省一道光刻工艺而提升半导体存储器结构的制造效率，并且可避免光刻工艺的叠对偏移问题。
此外，可通过调整空隙144的形状和尺寸来实现具有期望的关键尺寸的接触开口146。在一些实施例中，空隙144的形状和尺寸可通过调整遮罩图案108B’和108A的厚度比值(D6/D5)，以及第一盖层138和第二盖层140所选用的沉积工艺的沉积参数来调整。举例而言，若厚度D6对厚度D5的比值太大，则空隙144的尺寸可能会太小，使得接触开口146的关键尺寸偏小。相反地，若厚度D6对厚度D5的比值太小，使得空隙144的尺寸可能会太大，使得接触开口146的关键尺寸偏大。
根据一些实施例，在接触开口146中形成接触插塞148，如图1和图14所示。根据一些实施例，接触插塞148通过第一盖层138的凸部138A，落在半导体基底102的半导体区块1072上。根据一些实施例，掺杂区(例如，源极区或汲极区)形成于半导体区块1072的表面处，接触插塞148与其接触。根据一些实施例，接触插塞148覆盖隔离部件104B的一部分和隔离部件104B的一部分。在一些实施例中，由于用于接触插塞148的接触开口146并未通过光刻工艺形成，接触插塞148可称为自对准接触插塞。由于避免了光刻工艺的叠对偏移问题，所以避免了接触插塞148与后续形成的其他导电部件(例如，至半导体区块1071和1073的接触插塞)之间发生短路。
在一些实施例中，接触插塞148由导电材料形成。例如多晶硅、金属、或金属氮化物。金属可以是钨(W)、铝(Al)、铜(Cu)。金属氮化物可以是氮化钨(WN)、氮化钛(TiN)、或氮化钽(TaN)。在一些实施例中，接触插塞148的形成通过化学气相沉积(CVD)、物理气相沉积(PVD)、或原子层沉积(ALD)，后续进行平坦化工艺(例如，化学机械研磨(CMP))。
在一些实施例中，第一盖层138沿着遮罩图案108A的上表面具有厚度D7，其范围在约20纳米(nm)至约25纳米。在一些实施例中，遮罩图案108A具有厚度D8，其范围在约70纳米至约90纳米。在一些实施例中，厚度D7小于厚度D8。在一些实施例中，厚度D7对厚度D8的比值范围在约0.25至约0.33。
根据一些实施例，对半导体存储器结构100进行回刻蚀工艺，以部分移除第一盖层138的凸部138A和接触插塞148，直到暴露出遮罩图案108A，如图15所示，第一盖层138(凸部138A和垂直延伸部138C)的剩余部分标示为第一盖层138R。根据一些实施例。在回刻蚀工艺之后，接触插塞148的上表面、第一盖层138R的上表面、与遮罩图案108A的上表面大致齐平。根据一些实施例。接触插塞148的高度与遮罩图案108A的高度大致相同。根据一些实施例，遮罩图案108A作为回刻蚀工艺的刻蚀停止层，因此可通过调整遮罩图案108A的高度来形成具有期望高度的接触插塞148。
根据一些实施例，形成位线150于半导体存储器结构100之上，如图1至16所示。在一些实施例中，位线150形成于半导体基底102上方且沿着方向D1延伸(图1)。在一些实施例中，位线150包含形成于接触插塞148、第一盖层138R和遮罩图案108A之上的阻挡层152、以及形成于阻挡层152之上的导电层154。在一些实施例中，阻挡层152由钛(Ti)、钽(Ta)、氮化钛(TiN)、及/或氮化钽(TaN)形成。在一些实施例中，导电层154由钨(W)、铝(Al)、及/或铜(Cu)形成。在一些实施例中，形成位线150可包含沉积工艺和图案化工艺。
根据一些实施例，形成介电层156于位线150之上，如图16所示。在一些实施例中，介电层156的材料是氮化硅、氧化硅、及/或氮氧化硅，并且由化学气相沉积工艺形成。
在一些实施例中，可形成额外的部件，例如，至半导体区块1071和1073的接触插塞、电容器的组件等，于半导体存储器结构100之上，以制得半导体存储器装置。在一些实施例中，半导体存储器装置是动态随机存取存储器(DRAM)。
根据本发明实施例，半导体存储器结构100包含半导体基底102的多个主动区106，每一个主动区106包含半导体区块1071、1072、1073。半导体存储器结构100还包含与半导体区块1071、1072、1073横向地交替排列的字线130。半导体存储器结构100还包含覆盖半导体区块1071和1073的遮罩图案108A。遮罩图案108A还覆盖部分的隔离部件104A、104B、104C。半导体存储器结构100还包含第一盖层138R位于遮罩图案108A旁边，并且延伸至半导体基底102中以抵接字线130。半导体存储器结构100还包含接触插塞148，其埋至于第一盖层138R中且落在半导体区块1072上。根据一些实施例，接触插塞148的上表面、第一盖层138R的上表面、与遮罩图案108A的上表面大致齐平。半导体存储器结构100还包含位线150，其设置于接触插塞148、第一盖层138R和遮罩图案108A之上，并通过接触插塞148电性耦接至主动区106的半导体区块1072。根据一些实施例，位线150直接接触接触插塞148、第一盖层138R和遮罩图案108A。
根据上述，本发明实施例提供具有自对准接触插塞的半导体存储器结构的形成方法。如此，避免了光刻工艺的叠对偏移问题，进而避免了接触插塞与后续形成的其他导电部件(例如，至半导体区块1071和1073的接触插塞)之间发生短路。因此，提升了半导体存储器装置的可靠性和制造良率。
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。因此本发明的保护范围当视前述的权利要求书范围所界定者为准。
Claims (11)
1.一种半导体存储器结构的形成方法，其特征在于，包括：
形成一硬遮罩层于一半导体基底之上；
刻蚀所述硬遮罩层以形成多个第一遮罩图案和多个第二遮罩图案；
将所述第一遮罩图案和所述第二遮罩图案转移至所述半导体基底以形成多个半导体区块；
薄化所述第二遮罩图案，其中在薄化所述第二遮罩图案之后，所述第二遮罩图案的厚度小于所述第一遮罩图案的厚度；
形成一第一盖层横向延伸于所述第一遮罩图案和所述第二遮罩图案之上；以及
刻蚀所述第一盖层和所述第二遮罩图案以形成多个接触开口；
所述刻蚀所述第一盖层和所述第二遮罩图案以形成多个接触开口，包括：
设置所述第一盖层包括延伸于所述第一遮罩图案和所述第二遮罩图案之上的一水平延伸部，所述水平延伸部具有交替的凸凹轮廓；形成一第二盖层横向延伸于所述第一盖层之上，其中所述第二盖层顺形于所述第一盖层，以具有交替的凸凹轮廓，所述第二盖层具有对应于所述第一遮罩图案的多个第二凸部，且所述第二凸部中的相邻两个的上缘彼此靠近以形成具有向上渐缩轮廓的一空隙，且其中刻蚀所述第一盖层的步骤包括：刻蚀所述第二盖层以形成所述接触开口。
2.根据权利要求1所述的半导体存储器结构的形成方法，其特征在于，还包括：
形成一图案化层于所述硬遮罩层之上，其中所述图案化层包括多个第三遮罩图案和多个第四遮罩图案，其中所述第三遮罩图案的厚度大于所述第四遮罩图案的厚度，且所述第三遮罩图案与所述第四遮罩图案由不同材料形成。
3.根据权利要求2所述的半导体存储器结构的形成方法，其特征在于，形成所述图案化层的步骤包括：
形成一半导体层于所述硬遮罩层之上；
图案化所述半导体层，以形成所述第三遮罩图案；
形成一顺应层沿着所述第三遮罩图案和所述硬遮罩层；
形成一填充层于所述第三遮罩图案之间的所述顺应层之上；
移除所述顺应层未被所述填充层覆盖的部分；以及
移除所述填充层，从而留下所述顺应层作为所述第四遮罩图案。
4.根据权利要求1所述的半导体存储器结构的形成方法，其特征在于，还包括：
形成一字线于所述半导体区块之间的一沟槽的一下部，其中所述第一盖层形成以填入所述沟槽的一上部。
5.根据权利要求1所述的半导体存储器结构的形成方法，其特征在于，所述第一盖层的所述水平延伸部具有对应于所述第一遮罩图案的多个凸部以及对应于所述第二遮罩图案的多个凹部。
6.根据权利要求1所述的半导体存储器结构的形成方法，其特征在于，还包括：
形成一接触插塞于所述接触开口中。
7.根据权利要求6所述的半导体存储器结构的形成方法，其特征在于，还包括：
移除所述第一盖层高于所述第一遮罩图案的部分，以暴露出所述第一遮罩图案；以及
形成一位线于所述第一遮罩图案和所述接触插塞之上。
8.一种半导体存储器结构，其特征在于，采用权利要求1至7任一项所述的半导体存储器结构的形成方法形成，该半导体存储器结构包括：
一半导体基底的一主动区，包括一第一半导体区块以及一第二半导体区块；
一字线，设置于所述半导体基底中相邻所述第一半导体区块；
一遮罩图案，设置于所述第一半导体区块之上；
一盖层，设置于所述遮罩图案旁边且设置于所述半导体基底中以抵接所述字线，其中所述盖层的上表面与所述遮罩图案的上表面大致齐平；以及
一接触插塞，形成于所述接触开口中，埋置于所述盖层中且设置于所述第二半导体区块之上。
9.根据权利要求8所述的半导体存储器结构，其特征在于，所述遮罩图案的上表面与所述接触插塞的上表面大致齐平。
10.根据权利要求8所述的半导体存储器结构，其特征在于，还包括：
一位线，设置于所述遮罩图案、所述盖层和所述接触插塞之上。
11.根据权利要求8所述的半导体存储器结构，其特征在于，还包括：
一隔离部件，设置于所述半导体基底中，其中所述字线的一部分设置于所述隔离部件中，其中所述遮罩图案覆盖所述隔离部件的一部分。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010142975.3A CN113363217B (zh) | 2020-03-04 | 2020-03-04 | 半导体存储器结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010142975.3A CN113363217B (zh) | 2020-03-04 | 2020-03-04 | 半导体存储器结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113363217A CN113363217A (zh) | 2021-09-07 |
| CN113363217B true CN113363217B (zh) | 2024-02-06 |
Family
ID=77523405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010142975.3A Active CN113363217B (zh) | 2020-03-04 | 2020-03-04 | 半导体存储器结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113363217B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100751A (ja) * | 2001-09-26 | 2003-04-04 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
| CN101026086A (zh) * | 2006-02-24 | 2007-08-29 | 海力士半导体有限公司 | 形成半导体器件的精细图案的方法 |
| CN102254867A (zh) * | 2010-05-21 | 2011-11-23 | 华邦电子股份有限公司 | 快闪存储器的制作方法 |
| CN104576510A (zh) * | 2013-10-24 | 2015-04-29 | 上海华虹宏力半导体制造有限公司 | 自对准接触孔刻蚀方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390039B1 (ko) * | 2000-09-04 | 2003-07-04 | 주식회사 하이닉스반도체 | 자기정렬 콘택 제조방법 |
| KR100771891B1 (ko) * | 2006-11-10 | 2007-11-01 | 삼성전자주식회사 | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 |
| TWI684822B (zh) * | 2015-09-30 | 2020-02-11 | 日商Ｈｏｙａ股份有限公司 | 空白遮罩、相位移轉遮罩及半導體元件之製造方法 |
-
2020
- 2020-03-04 CN CN202010142975.3A patent/CN113363217B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100751A (ja) * | 2001-09-26 | 2003-04-04 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
| CN101026086A (zh) * | 2006-02-24 | 2007-08-29 | 海力士半导体有限公司 | 形成半导体器件的精细图案的方法 |
| CN102254867A (zh) * | 2010-05-21 | 2011-11-23 | 华邦电子股份有限公司 | 快闪存储器的制作方法 |
| CN104576510A (zh) * | 2013-10-24 | 2015-04-29 | 上海华虹宏力半导体制造有限公司 | 自对准接触孔刻蚀方法 |
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| Publication number | Publication date |
|---|---|
| CN113363217A (zh) | 2021-09-07 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |