CN113363152A - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其制作方法，半导体结构的制作方法包括：提供基底；进行第一电镀工艺，在所述基底上形成第一电镀层；进行第二电镀工艺，在所述第一电镀层表面形成第二电镀层，所述第二电镀工艺的电流密度大于所述第一电流工艺的电流密度。本发明实施例有利于减少半导体结构的表面缺陷。

Description

半导体结构及其制作方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着集成电路技术的不断发展，集成电路呈现尺寸不断缩小的趋势，集成电路内的膜层质量对集成电路性能有着越来越大的影响。
目前，电路膜层常采用电镀工艺形成，而电镀工艺的参数会对电路膜层的缺陷类型和缺陷数量产生一定的影响。如何控制表面膜层的缺陷类型及数量，降低膜层表面污染，是当前提高膜层质量的重点研究方向。
现有技术中的膜层制备方法还有待改进。
发明内容
本发明实施例提供一种半导体结构及其制作方法，有利于减少半导体结构的缺陷数量。
为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供基底；进行第一电镀工艺，在所述基底上形成第一电镀层；进行第二电镀工艺，在所述第一电镀层表面形成第二电镀层，所述第二电镀工艺的电流密度大于所述第一电镀工艺的电流密度。
另外，所述在所述基底上形成第一电镀层，包括：将所述基底浸入电镀液中，且在所述基底完全浸入所述电镀液内之前，进行所述第一电镀工艺；所述在所述第一电镀层表面形成第二电镀层，包括：在所述基底完全浸入所述电镀液之后，进行所述第二电镀工艺。
另外，所述第二电镀工艺的电流密度为141.54A/m2～212.31A/m2。
另外，所述第一电镀工艺的电流密度为70.77A/m2～141.54A/m2。
另外，在形成所述第二电镀层之后，对所述第一电镀层和所述第二电镀层进行退火处理。
另外，所述退火处理的退火温度为70℃～130℃。
另外，在将所述基底浸入电镀液中以进行所述第一电镀工艺之前，向所述基底施加电压。
另外，所述向所述基底施加电压，包括：向所述基底施加0～30V的电压。
另外，所述基底内具有凹槽，所述第一电镀层覆盖所述凹槽表面，所述第二电镀层填充满所述凹槽，且所述第二电镀层的顶面高于所述基底的顶面；在形成所述第二电镀层之后，进行平坦化工艺，去除高于所述基底顶面的所述第二电镀层。
相应的，本发明实施例还提供一种半导体结构，包括：基底及位于所述基底上的第一电镀层，所述第一电镀层采用第一电镀工艺形成；第二电镀层，所述第二电镀层位于所述第一电镀层表面，所述第二电镀层采用第二电镀工艺形成，且所述第二电镀工艺的电流密度大于所述第一电镀工艺的电流密度。
另外，所述基底内具有凹槽，所述第一电镀层覆盖所述凹槽表面，所述第二电镀层填充满所述凹槽，且所述第二电镀层顶面与所述基底顶面平齐。
另外，所述半导体结构还包括：阻挡层和电镀种子层，所述阻挡层位于所述凹槽底部和侧壁，所述电镀种子层位于所述阻挡层表面，所述第一电镀层位于所述电镀种子层表面。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，由于第一电镀工艺的电流密度较小造成晶粒堆叠速率较慢，使得晶粒能够均匀地生长在基底表面，从而消除基底表面原先可能存在的表面缺陷，避免后续形成的第二电镀层传递和放大表面缺陷；同时，由于第二电镀工艺的电流密度较大，使得晶粒堆叠速率加快，单个晶粒的生长时间变短，从而使得晶粒尺寸相对较小且晶粒之间的尺寸均匀性更好，有利于减少第二电镀层的表面缺陷。
另外，在基底开始进入电镀液的过程中进行电流密度较小的第一电镀工艺，有利于避免大电流对基底造成损伤，进而避免因基底损伤而出现膜层缺陷。
另外，在将基底浸入电镀液中以进行第一电镀工艺以前，向基底施加电压，使得基底在浸入电镀液内的瞬间能够作为阴极存在，而电镀液中的铜离子在电镀过程中向阴极运动并沉积在阴极表面，如此，能够避免基底被电镀液中的强酸腐蚀。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1和图2为一种半导体结构的剖面结构示意图；
图3至图10为本发明一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图；
图11为本发明一实施例提供的缺陷数量变化图。
具体实施方式
目前，通过采用电流密度较小的电镀工艺形成表面膜层，且在形成表面膜层之后采用较高的退火温度对表面膜层进行退火处理，导致表面膜层具有较多的表面缺陷。
参考图1和图2，图1和图2为一种半导体结构的剖面结构示意图。
具体地，参考图1，半导体结构包括基底11和位于基底11上的电镀层12，电镀层12内包括凸起的第一晶粒121和第二晶粒122，第二晶粒122的尺寸大于第一晶粒121的尺寸。形成第一晶粒121和第二晶粒122的原因如下：
在进行电镀工艺的过程中，晶粒堆叠的速率以及晶粒尺寸的大小受到电流密度的大小影响。具体地，电流密度的大小与晶粒堆叠的速率成正比，即电流密度越小晶粒堆叠速率越慢；相应地，晶粒堆叠速率越慢，形成固定尺寸的电镀层所需要的时间就越长，即晶粒生长的时间就越长，从而使得晶粒能够生长至较大的尺寸。
此外，晶粒尺寸也受到退火温度的影响。具体地，退火温度越高，过冷度越大，结晶速率越快，也就是说，当采用较高的退火温度对电镀层12进行退火时，会使得电镀层12内的晶粒继续长大且具有较大的尺寸。
因此，当采用较小的电流密度形成电镀层12，或采用较高的温度进行退火处理时，容易产生具有较大尺寸的晶粒，使得电镀层12内的晶粒尺寸较大且晶粒尺寸均匀性差，进而导致部分晶粒凸起，形成凸起缺陷，且晶粒尺寸越大凸起缺陷越严重。
其中，晶粒尺寸均匀性指的是，晶粒之间的尺寸差异，晶粒之间的尺寸差异越小，晶粒尺寸均匀性越好；晶粒之间的尺寸差异越大，晶粒尺寸均匀性越差。
此外，本发明的发明人还发现，在基底11表面形成电镀层12之前，基底11表面可能存在有表面缺陷。若采用较大的电流密度进行电镀，这种存在于基底11表面的缺陷会被传递和放大，进而表现在电镀层12表面上，使得第二电镀层12表面具有较明显的表面缺陷。
在现有工艺中，在对电镀层12进行退火处理之后，通常还会对电镀层12进行平坦化处理，以获得平坦表面。但如果电镀层12中晶粒尺寸较大且晶粒尺寸均匀性差，则会使得进行平坦化工艺后的电镀层12表面具有凹陷缺陷。
参考图2，图2中第一晶粒和第二晶粒由于凸起已经在平坦化过程中被移除，而由于第一晶粒和第二晶粒被移除，导致电镀层12表面出现了第一坑洞123和第二坑洞124。坑洞的大小与晶粒尺寸的大小有关，较大的第二晶粒留下的第二坑洞124尺寸大于较小的第一晶粒留下的第一坑洞123，即晶粒尺寸越大，造成的凹陷缺陷(即坑洞)越严重。这些坑洞容易对后期工艺制程产生影响，也容易受到外来物质的污染，从而导致表面膜层的质量降低，影响半导体结构的性能。
为解决上述技术问题，本发明实施提供一种半导体结构的制作方法，依次进行较小电流密度的第一电镀工艺和较大电流密度的第二电镀工艺，第一电镀工艺中由于晶粒堆叠速率慢，使得第一电镀层能够均匀地生长在基底表面，消除基底表面原先可能存在的缺陷；而第二电镀工艺中由于晶粒堆叠速率快和晶粒生长时间短，第二电镀层中的晶粒较小且具有较好的晶粒尺寸均匀性，进而使得第二电镀层具有较少的凸起缺陷。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图3至图10为本发明一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
参考图3，本实施例中，基底21包括衬底211、中间介质层213、位于两者之间的刻蚀阻挡层212以及凹槽214，衬底211内包含有金属结构，中间介质层213为绝缘介质，刻蚀阻挡层212用于防止刻蚀形成凹槽214的过程中对衬底211造成损伤。
本实施例中，基底21还包括阻拦层215，阻拦层215用于阻隔后续形成的金属膜层中的金属向中间介质层213甚至衬底211内渗透。此外，当填充于凹槽214内的金属膜层用于连通衬底211内不同位置的金属结构时，阻拦层215的材料为导电材料，以使填充于凹槽214内的金属膜层能够与衬底211内的金属结构电连接。
其中，衬底211内的金属结构包括铜，中间介质层213的材料包括氧化硅或氮化硅，刻蚀阻拦层212的材料包括氮化硅或氮碳化硅，阻挡层215的材料包括钽。
需要说明的是，在其他实施例中，基底具有水平表面或其他预设形状的表面，形成于基底表面的金属材料可以起到连通、导电等作用。
参考图4至图7，进行第一电镀工艺，在基底21上形成第一电镀层22。
参考图4，为提高电镀效率，且改善电镀形成的膜层质量，在形成第一电镀层之前，还包括：在基底21上形成电镀种子层216。电镀种子层216的材料类型与后续要电镀的金属材料相同。
参考图5，在将基底21浸入电镀液2中以进行第一电镀工艺之前，向基底21施加电压。
通过在基底21浸入电镀液2内之前向基底21施加电压，使得基底21在浸入电镀液2内时能够作为阴极存在，如此，电镀工艺在基底21浸入电镀液2内的瞬间开始进行，铜离子等正离子向基底21运动并沉积在基底21表面，从而有效避免基底21被电镀液2中的强酸腐蚀，进而提高后续形成的半导体结构的合格率。本实施例中，在将基底21浸入电镀液2中之前，向基底21施加0～30V的电压，例如为5V、15V或25V。
本实施例中，先采用电流密度较小的第一电镀工艺进行电镀，使得晶粒能够均匀地生长在基底21表面，消除基底21表面原先可能存在的缺陷，避免后续的晶粒生长与堆叠将这一固有缺陷传递和放大。
参考图6和图7，本实施例中，在将基底21浸入电镀液2中，且在基底21完全浸入电镀液2内之前，进行第一电镀工艺。
由于第一电镀工艺的电流密度较小，且相对于基底21完全浸入电镀液2中来说，在基底21浸入电镀液2的过程中基底21与电镀液2的接触面积较小，如此，使得在形成第一电镀层22的过程中基底21表面的电流强度较小，有利于避免过大的电流强度对电镀种子层216和第一电镀层22造成击穿损伤而产生镀层缺陷，进而保证第一电镀层22能够均匀覆盖在电镀种子层216表面。
本实施例中，第一电镀工艺的电流密度为70.77A/m2～141.54A/m2，例如为90A/m2、110A/m2或130A/m2。
需要说明的是，当基底21与电镀液2发生接触时，基底21表面的电流强度不仅与第一电镀工艺的电流密度有关，还与基底21与电镀液2的接触面积有关，而基底21与电镀液2之间的最大接触面积由基底21自身的尺寸(即电镀种子层216的面积)决定，为避免因基底21尺寸过大而导致电镀种子层216和第一电镀层22所承受的电流强度过大，本发明实施例还将第一电镀工艺中的最大电流强度进行了限定，具体为5A～10A，例如为7A、8A或9A。
由于第一电镀工艺中的晶粒堆叠速率较低，因此可以通过调整基底21浸入电镀液2内的速率，保证第一电镀层22能够均匀覆盖在电镀种子层216表面。
参考图8和图9，进行第二电镀工艺，在第一电镀层22表面形成第二电镀层23，第二电镀工艺的电流密度大于第一电镀工艺的电流密度。
在将基底21完全浸入电镀液2内之后，进行电流密度较大的第二电镀工艺，在第一电镀层22表面形成第二电镀层23。由于第二电镀工艺的电流密度较大，晶粒的堆叠速度较快，单个晶粒的生长时间变短，从而使得第二电镀层23内晶粒尺寸相对较小且晶粒之间的尺寸均匀性更好，在宏观上的表现即为第二电镀层23具有光滑表面，即第二电镀层23表面具有较少的因晶粒尺寸大且晶粒尺寸均匀性差而导致的凸起缺陷。
本实施例中，第二电镀工艺的电流密度为141.54A/m2～212.31A/m2，例如为150A/m2、170A/m2或190A/m2。采用上述电流密度进行电镀，加快晶粒的堆叠速率，使得第二电镀层23内的晶粒生长时间较短，从而使得第二电镀层23内的晶粒都具有相对较小的尺寸，进而使得第二电镀工艺形成的第二电镀层23具有较小的晶粒尺寸和较好的晶粒尺寸均匀性；同时，使得第二电镀层23内的晶粒具有合适的尺寸，由于第二电镀层的体积是固定的，晶粒尺寸越小，第二电镀层23内的晶粒数量越多，而晶粒数量越多，电子流动时所需跨越的晶界数量就越多，第二电镀层23的电阻就越大，因此，第二电镀层23内的晶粒具有合适的尺寸时，能够使得第二电镀层23的电阻处于预设阈值范围内，从而获得表面缺陷少且导电性好的第二电镀层23。
此外，为避免较大的电流强度击穿第一电镀层22和第二电镀层23，在进行第二电镀工艺时，最大电流强度限定在10A～15A，例如为12A、13A或14A。
本实施例中，在形成第二电镀层23之后，对第一电镀层22和第二电镀层23进行退火处理，以消除第一电镀层22和第二电镀层23内的残余应力，提高第一电镀层22和第二电镀层23的延展性。
其中，退火处理的退火温度为70℃～130℃，例如为80℃、100℃或120℃。
相对于采用更高温度(例如130℃～200℃)进行退火处理，采用相对较低的温度有利于降低第一电镀层22和第二电镀层23中的晶粒生长速率，从而使得第一电镀层22和第二电镀层23内的晶粒的生长幅度有限，使得在经历退火处理后，第二电镀层23依旧具有较好的晶粒尺寸均匀性，避免退火温度过高导致晶粒快速增长，进而破坏了第二电镀层12晶粒尺寸适中性和晶粒尺寸均匀性，从而保证第二电镀层23表面具有较少的表面缺陷。
本实施例中，第二电镀层23填充满凹槽，且第二电镀层23的顶面高于第一电镀层22的顶面。
参考图10，在形成第二电镀层23之后，进行平坦化工艺，去除高于基底21顶面的第二电镀层23。
由于第二电镀层23具有较小的晶粒尺寸和较好的晶粒尺寸均匀性，凸起的大尺寸颗粒较少，在进行平坦化工艺时，即便将相对尺寸较大的颗粒移除而留下坑洞，留下的坑洞数量也较少且较小，从而使得平坦化后的第二电镀层23依旧具有平滑表面。
本实施例中，由于阻拦层215、电镀种子层216和第一电镀层22为金属材料，在进行平坦化工艺时，需要去除高于基底21顶面的阻拦层215、电镀种子层216、第一电镀层22及第二电镀层23，以确保基底21的金属结构能够按照预设规则连通。
还需要说明的是，在其他实施例中，若阻拦层为非金属材料，则可以不去除高于中间介质层顶面的阻拦层。
参照图11，以现有技术中的电镀密度始终为141.54A/m2～212.31A/m2(例如150A/m2、170A/m2或190A/m2)，以及退火温度为130℃～200℃(例如150℃、170℃或190℃)作为示例，采用现有工艺所形成的半导体结构表面的第一缺陷数量31为每单位面积50～70个，例如55、60或65；而采用本实施例所提供的工艺所形成的半导体结构表面的第二缺陷数量32为每单位面积0～5个，例如为1、2或3，相对于现有技术具有显著的进步。
本实施例中，依次进行电流密度较低的第一电镀工艺和电流密度较大的第二电镀工艺，使得基底原本具有的固有缺陷能够被消除，且使得第二电镀层23具有较好的晶粒尺寸均匀性和较小的晶粒尺寸，进而使得第二电镀层23具有较少的表面缺陷，从而提高电镀膜层的质量。
相应地，本发明实施例还提供一种半导体结构。
参照图10，半导体结构包括：基底21及位于基底21上的第一电镀层22，第一电镀层22采用第一电镀工艺形成；第二电镀层23，第二电镀层23位于第一电镀层22表面，第二电镀层23采用第二电镀工艺形成，第二电镀工艺的电流密度大于第一电镀工艺的电流密度。
以下将结合附图对本实施例提供的半导体结构进行详细说明。
本实施例中，基底21包括衬底211、刻蚀阻挡层212、中间介质层213及阻拦层215，基底21表面具有电镀种子层216，阻拦层215用于阻隔电镀种子层216、第一电镀层22和第二电镀层23中的金属渗透至中间介质层213甚至衬底211内，电镀种子层216用于提升电镀效率和提高电镀质量。
本实施例中，基底21内具有凹槽(未标示)，第一电镀层22覆盖凹槽表面，第二电镀层23填充满凹槽，且第二电镀层23顶面与基底21顶面平齐，填充于凹槽内的第二电镀层23起到导线作用；在其他实施例中，电镀形成的膜层起到耐温、耐腐蚀等作用。
本实施例中，采用电流密度较小的第一电镀工艺形成的第一电镀层22均匀覆盖在电镀种子层216表面，有利于消除第一电镀层22覆盖区域的表面缺陷；而采用电流密度较大的第二电镀工艺形成的第二电镀层23具有较好的晶粒尺寸均匀性和较小的晶粒尺寸。如此，第二电镀层23具有较少的表面缺陷，表面缺陷包括凸起缺陷和凹陷缺陷，其中，凸起缺陷是由于大晶粒凸起导致的，凹陷缺陷是由于凸起的大晶粒被移除而留下坑洞导致的。
本实施例中，第一电镀层22均匀覆盖在基底21表面上，位于第一电镀层22表面的第二电镀层23具有较好晶粒尺寸均匀性和较小的晶粒尺寸，即第二电镀层23具有较少的表面缺陷，从而使得第二电镀层23具有较好的膜层质量。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (12)

1.一种半导体结构的制作方法，其特征在于，包括：
提供基底；
进行第一电镀工艺，在所述基底上形成第一电镀层；
进行第二电镀工艺，在所述第一电镀层表面形成第二电镀层，所述第二电镀工艺的电流密度大于所述第一电镀工艺的电流密度。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述在所述基底上形成第一电镀层，包括：将所述基底浸入电镀液中，且在所述基底完全浸入所述电镀液内之前，进行所述第一电镀工艺；所述在所述第一电镀层表面形成第二电镀层，包括：在所述基底完全浸入所述电镀液之后，进行所述第二电镀工艺。
3.根据权利要求1或2所述的半导体结构的制作方法，其特征在于，所述第二电镀工艺的电流密度为141.54A/m2～212.31A/m2。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述第一电镀工艺的电流密度为70.77A/m2～141.54A/m2。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于，在形成所述第二电镀层之后，对所述第一电镀层和所述第二电镀层进行退火处理。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述退火处理的退火温度为70℃～130℃。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，在将所述基底浸入电镀液中以进行所述第一电镀工艺之前，向所述基底施加电压。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述向所述基底施加电压，包括：向所述基底施加0～30V的电压。
9.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述基底内具有凹槽，所述第一电镀层覆盖所述凹槽表面，所述第二电镀层填充满所述凹槽，且所述第二电镀层的顶面高于所述基底的顶面；在形成所述第二电镀层之后，进行平坦化工艺，去除高于所述基底顶面的所述第二电镀层。
10.一种半导体结构，其特征在于，包括：
基底及位于所述基底上的第一电镀层，所述第一电镀层采用第一电镀工艺形成；
第二电镀层，所述第二电镀层位于所述第一电镀层表面，所述第二电镀层采用第二电镀工艺形成，且所述第二电镀工艺的电流密度大于所述第一电镀工艺的电流密度。
11.根据权利要求10所述的半导体结构，其特征在于，所述基底内具有凹槽，所述第一电镀层覆盖所述凹槽表面，所述第二电镀层填充满所述凹槽，且所述第二电镀层顶面与所述基底顶面平齐。
12.根据权利要求11所述的半导体结构，其特征在于，还包括：阻挡层和电镀种子层，所述阻挡层位于所述凹槽底部和侧壁，所述电镀种子层位于所述阻挡层表面，所述第一电镀层位于所述电镀种子层表面。
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