CN113359948A - 时间同步装置及同步方法 - Google Patents
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Abstract
本发明涉及时间同步控制技术领域,具体涉及一种时间同步装置及同步方法。该时间同步装置包括数据包处理模块,数据包处理模块连接有中央处理器及时间计数模块,时间计数模块连接中央处理器及锁相回路模块,锁相回路模块连接中央处理器,数据包处理模块连接有运行装置;数据包处理模块包括通讯单元、时间计数器及信号同步单元,时间计数器分别连接通讯单元及信号同步单元,通讯单元连接运行装置;时间计数模块包括当日时间计数器,当日时间计数器连接第一存储单元及第二存储单元,当日时间计数器连接信号同步单元,第二存储单元连接锁相回路模块。提供一种能得到瞬时值,与主钟进行准确同步的时间同步装置及同步方法。
Description
技术领域
本发明涉及时间同步控制技术领域,具体涉及一种时间同步装置及同步方法。
背景技术
依据网络测量和控制***的精密时间同步协议标准,通过主钟的同步时间、扩展钟的同步时间、扩展钟的实际传送时间以及主钟的实际接收时间的4个时间量中计算取得时间偏量,扩展钟再依此进行时间同步。一般的传送芯片可通过时间计数器提供接收或传送时的时间。不过有的芯片仅能提供一段时间范围的时间计数值,而非提供瞬时值。如,针对芯片中搭载16位元的时间计数器,在计数单位为纳秒时,代表该时间计数器是在约0~9秒之间循环计数,因此芯片仅能在接收/传送时以时间计数器当下的计数值(即0~9秒的其中某1值)作为接收/传送的时间,无法得到接收/传送的瞬时值。因此,需要一种能得到瞬时值的方法,后续才能与主钟进行准确的同步。
发明内容
本发明要解决的技术问题是:克服现有技术的不足,提供一种能得到瞬时值,与主钟进行准确同步的时间同步装置及同步方法。
本发明为解决其技术问题所采用的技术方案为:时间同步装置,包括数据包处理模块,所述数据包处理模块连接有中央处理器及时间计数模块,所述时间计数模块连接中央处理器及锁相回路模块,所述锁相回路模块连接中央处理器,数据包处理模块连接有运行装置;
所述数据包处理模块包括通讯单元、时间计数器及信号同步单元,所述时间计数器分别连接通讯单元及信号同步单元,所述通讯单元连接运行装置;通讯单元用于接收及传送数据包,本发明中时间同步装置通过通讯电路进行发送或接收数据包。
所述时间计数模块包括当日时间计数器,所述当日时间计数器连接第一存储单元及第二存储单元,当日时间计数器连接信号同步单元,第二存储单元连接锁相回路模块。
所述运行装置包括用于提供时刻的时钟元件;
运行装置通过通讯单元与时间同步装置进行数据包的接收传送,运行装置与时间同步装置间接收传送的数据包包括第一同步数据包M1、第一延迟要求信号数据包M2、第一延迟回应信号数据包M3、追踪数据包M4、第二同步数据包M5、第二延迟要求信号数据包M6及第二延迟回应信号数据包M7。
运行装置用于提供原始时钟或边界时钟。在该时间范围内,运行装置通过同步数据包提供同步数据包M1的发送时间T1以及将收到延迟要求信号数据包的接收时间T4提供于延迟回应信号数据包M3中。
时间计数器为具有N位元的计数器,用于提供1个循环时间内的时间计数值。在本发明中,N位元是以32位元为例,时间计数值的单位为纳秒,时间计数器计数(2^32)次后会重新计数,例如由计数值0计数至(2^32)-1时,再重新由0开始计数。在本发明中,时间计数器仅能在约0~4.29秒中循环计数,亦即仅能提供0~4.29秒之中的时间计数值。换句话说,当数据包处理模块通过通讯单元接收到同步数据包M1后,时间计数器提供的接收时间为0~4.29秒中的时间计数值。以及,当数据包处理模块传送第一延迟要求信号数据包M2时,时间计数器提供的发送时间也是0~4.29秒中的时间计数值。信号同步单元用以供时间计数器与时间计数模块的同步。举例来说,时间计数模块可通过设定数值至信号同步单元以对时间计数器3进行计数同步,使时间计数模块与时间计数器在时间计数上可以同步。
一种时间同步方法,包括以下步骤:
步骤1:接收数据包,获取第一时间值及第二时间值;
步骤2:依据接收第一同步数据包M1及传送第一延迟要求信号数据包M2的时间,取得第一时间计数值及第二时间计数值;
步骤3:依据第一时间值、第二时间值、第一时间计数值及第二时间计数值计算第一偏移值OT1;
步骤4:依据第一偏移值及频率倒数以计算第一调整值;中央处理器将第一偏移值OT1与当日时间计数器的频率倒数相除之后得到第一商数值Q1及第一余数值R1,将各参数关系以如下等式表示:
第一偏移值OT1=频率倒数×第一商数值Q1+第一余数值R1;
第一调整值的计算公式为:
第一调整值=频率倒数×第一商数值Q1。
中央处理器计算频率倒数与第一商数值Q1的乘积以计算出第一调整值。
在本步骤中,可依据第一调整值设定时间计数模块的计时起始值。
于本发明中,中央处理器是将第一调整值储存于第一存储单元中,当日时间计数器将依据第一存储单元储存的值设为计时起始值,由计时起始值开始计数。
或者,中央处理器可将对应第一调整值的计时累加值储存于第二存储单元,这边补充说明的是,本发明所属技术领域的通常知识者可知,可利用各种计算方式计算对应第一调整值的计时累加值,例如以当日时间计数器的当时计数值与第一调整值相减的计算方式,将得到的差值作为计时累加值,使得当日时间计数器的当时计数值与计时累加值相加之后的值等于第一调整值。也就是说,当日时间计数器的当时计数值以各种方式与计时累加值运算而能得到第一调整值的方式皆可作为计时累加值的计算方式。
步骤5:依据第一调整值及N位元值计算第二商数值以及一第二余数值;
计算公式为:第一调整值(频率倒数×第一商数值Q1)=第二商数值Q2×2的N次方值+第二余数值R2;
依据上面等式,中央处理器是将第一调整值与对应时间计数器的位元值N为指数且以2为底的值,即2的N次方值,相除后得到第二商数值Q2及第二余数值R2。
步骤6:依据取得第二同步数据包M5时的第三时间计数值以及第二余数值R2判断是否调整该第二商数值Q2;
步骤7:依据第二延迟要求信号数据包M5的传送时间取得第四时间计数值,依据第二延迟要求信号数据包M5的接收时间取得第四时间值,依据N位元值、第二商数值Q2以及第三时间计数值计算第二同步数据包M5的接收时间;
计算第二同步数据包的接收时间可以如下等式表示:
第二同步数据包的接收时间=时间计数器的时间计数值+第二商数值Q2×(2的N次方)
在本发明中,当数据包处理模块接收第二同步数据包时,中央处理器由时间计数器取得时间计数值,接着,如上等式所示,由第二商数值Q2与2的N次方值的乘积与时间计数值相加后得到的值即取得第二同步数据包的接收时间。
步骤8:由传送第二延迟要求信号数据包M6时取得第四时间计数值,并依据该位元值N、该第二商数值Q2以及该第四时间计数值计算第二延迟要求信号数据包M6的传送时间,进行时间同步。
计算第二延迟要求信号数据包M6的传送时间可以如下等式表示:
第二延迟要求信号数据包M6的传送时间=时间计数器的时间计数值+第二商数值Q2×(2的N次方);
在本发明中,当数据包处理模块传送第二延迟要求信号数据包M6至运行装置时,中央处理器由时间计数器取得传送时的时间计数值,接着,如上等式所示,由第二商数值Q2与2的N次方值的乘积与时间计数值相加后得到的值即取得第二延迟要求信号数据包M6的传送时间。另外,运行装置于接收第二延迟要求信号数据包M6时取得第四时间值,并通过第二延迟回应信号数据包M7提供第四时间值。
至此,在时间计数器因有限位元数的限制而无法提供当日时间的状况下,例如数据包处理模块因各种原因仅搭载有限位元数的时间计数器时,通过本发明的上述步骤后,即可计算同步数据包的接收时间及延迟要求信号数据包的传送时间,由此即可提供当日时间以准确地进行时间同步。
所述步骤1中,通讯单元接收运行装置传送的第一同步数据包M1,所述第一同步数据包M1被运行装置传送时的时间为第一时间值,被运行装置接收时的时间定义为第二时间值。第一时间值及第二时间值在本发明中即可视为网络测量和控制***的精密时间同步协议标准的同步数据包传送时间及延迟回应数据包接收时间。
所述步骤2中,通讯单元接收时的时间定为第一时间计数值,第一延迟要求信号数据包M2于时间同步装置被传送时的时间定义为第二时间计数值;
数据包处理模块接收第一同步数据包M1或发送第一延迟要求信号数据包M2时,通讯单元负责接收及传送数据包的执行;
接收或传送时,时间计数器提供接收时的第一时间计数值及传送时的第二时间计数值。第一时间计数值及第二时间计数值在本发明中可视为网络测量和控制***的精密时间同步协议标准的同步数据包接收时间及延迟要求信号数据包传送时间。
第一偏移值依据网络测量和控制***的精密时间同步协议标准计算。具体来说,中央处理器将第一时间值、第二时间值、第一时间计数值以及第二时间计数值分别对应T1,T2,T3以及T4进行计算以取得第一偏移值OT1,在本发明中的第一时间计数值及第二时间计数值为2^N次方中的一值,于N位元为32时,即约为0~4.29秒中的某值。
步骤6中中央处理器于下次时间区间中收到第二同步数据包M5时,中央处理器由时间计数器提供的时间计数值取得第三时间计数值,将第三时间计数值与第二余数值R2进行比较,以判断是否调整第二商数值Q2,若判定第三时间计数值小于第二余数值R2时,中央处理器将第二商数值Q2加1;反之,则不调整该第二商数值Q2。如下等式表示:
第三时间计数值>R2;则第二商数值Q2=第二商数值Q2;
第三时间计数值<R2;则第二商数值Q2=第二商数值Q2+1。
以持续缩小与运行装置的同步时间误差,还包括以下步骤:
步骤9:依据第三时间值、第四时间值、第三时间计数值及该第四时间计数值的计算取得第二偏移值,依据第二偏移值、频率倒数计算第三商数值Q3、第三余数值R3,依据当日时间计数器的时间计数值及第二调整值对应设置当日时间计数器的计时起始值。在本发明中,第二偏移值与第一偏移值的计算方式相同,只是第三时间计数值为步骤7中计算取得的第二同步数据包M5的接收时间,而第四时间计数值为步骤9中计算取得的第二延迟要求信号数据包M6的传送时间,据此计算取得第二偏移值。将第二偏移值化为如下等式:
|第二偏移值|=频率倒数×第三商数值Q3+第三余数值R3;
依据上述等式,在本发明中,中央处理器是将第二偏移值的绝对值与频率倒数相除后得到第三商数值Q3及第三余数值R3。其后,中央处理器将频率倒数与第三商数值Q3相乘后得到的乘积即取得第二调整值,并依据第二调整值与当日时间计数器的时间计数值相加后的值作为当日时间计数器5的计时启始值,由计时启始值重新开始计时。于本发明中,中央处理器是通过储存第二调整值于第二存储单元,以设定当日时间计数器的计时启始值,与第一存储单元不同的是,当日时间计数器将第二存储单元的值与当时的时间计数值相加后,由相加后的值开始时间计数。在本步骤后,可使时间计数模块的当日时间计数器与运行装置1的时间同步误差缩小至频率倒数值以内,以频率3.8KHz为例,即可将同步误差缩小至220us以内。
若欲持续缩小与运行装置的时间同步误差,还包括以下步骤:
步骤10:依据第三余数值R3调整脉冲的输出相位。在本发明中,当日时间计数器是依据锁相回路模块在该频率下输出的脉冲进行时间计数,在本步骤中,中央处理器依据第三余数值R3设定锁相回路模块的输出相位,以调整脉冲的输出时间,进而延迟或加快当日时间计数器的时间计数周期。举例来说,若第三余数值R3值为10,中央处理器依此设定锁相回路模块后,锁相回路模块会提早10ns输出相位。因此,于本发明中,锁相回路模块9于频率3.8KHz的脉冲输出时,其输出相位经调整后能让时间计数模块12的当日时间计数器5与运行装置1的时间同步误差约小于1us之内。
与现有技术相比,本发明具有以下有益效果:
本发明提供一种时间同步装置及同步方法,可以在时间计数器的位元数受限的状态下仍能获得传送或接收时的瞬时值,进而进行更准确的时间同步,缩小时间同步误差。
附图说明
图1是本发明结构框图。
具体实施方式
下面结合附图对本发明实施例做进一步描述:
实施例
如图1所示,包括数据包处理模块,数据包处理模块连接有中央处理器及时间计数模块,时间计数模块连接中央处理器及锁相回路模块,锁相回路模块连接中央处理器,数据包处理模块连接有运行装置;
数据包处理模块包括通讯单元、时间计数器及信号同步单元,时间计数器分别连接通讯单元及信号同步单元,通讯单元连接运行装置;通讯单元用于接收及传送数据包,本发明中时间同步装置通过通讯电路进行发送或接收数据包。
时间计数模块包括当日时间计数器,当日时间计数器连接第一存储单元及第二存储单元,当日时间计数器连接信号同步单元,第二存储单元连接锁相回路模块。
运行装置包括用于提供时刻的时钟元件;运行装置通过通讯单元与时间同步装置进行数据包的接收传送,运行装置与时间同步装置间接收传送的数据包包括第一同步数据包M1、第一延迟要求信号数据包M2、第一延迟回应信号数据包M3、追踪数据包M4、第二同步数据包M5、第二延迟要求信号数据包M6及第二延迟回应信号数据包M7。
运行装置用于提供原始时钟或边界时钟。在该时间范围内,运行装置通过同步数据包提供同步数据包M1的发送时间以及将收到延迟要求信号数据包的接收时间提供于延迟回应信号数据包M3中。
在本发明中,为区别不同时间发出的数据包,将同步数据包区别为第一、第二同步数据包M1、M5,延迟要求信号数据包区别为第一、第二延迟要求信号数据包M2、M6,以及延迟回应信号数据包区别为第一、第二延迟回应信号数据包M3、M7。
运行装置亦可通过追踪数据包M4提供发送同步数据包M1的发送时间。
时间同步装置可以是扩展钟,也可以是具有扩展钟角色及主钟角色的时间同步装置。
时间计数器为具有N位元的计数器,用于提供1个循环时间内的时间计数值。在本发明中,N位元是以32位元为例,时间计数值的单位为纳秒,时间计数器计数(2^32)次后会重新计数,例如由计数值0计数至(2^32)-1时,再重新由0开始计数。在本发明中,时间计数器仅能在约0~4.29秒中循环计数,亦即仅能提供0~4.29秒之中的时间计数值。换句话说,当数据包处理模块通过通讯单元接收到同步数据包M1后,时间计数器提供的接收时间为0~4.29秒中的时间计数值。以及,当数据包处理模块传送第一延迟要求信号数据包M2时,时间计数器提供的发送时间也是0~4.29秒中的时间计数值。信号同步单元用以供时间计数器与时间计数模块的同步。举例来说,时间计数模块可通过设定数值至信号同步单元以对时间计数器3进行计数同步,使时间计数模块与时间计数器在时间计数上可以同步。
中央处理器通过数据包处理模块可取得同步数据包M1的发送时间、接收同步数据包M1的时间计数值、发送延迟要求信号数据包M2的时间计数值以及延迟要求信号数据包M2的接收时间。需说明的是,接收同步数据包M1的接收时间与传送延迟要求信号数据包M2的传送时间需对时间计数值计算后才能取得相应的瞬时值,本发明的瞬时值是可对应当日中的某一时刻,或者包含某日期的某一时刻,且瞬时值可为对应瞬时间的数值。
时间计数模块依据某一频率进行时间计数。在本发明中,时间计数模块是依据锁相回路模块提供的脉冲数进行时间计数,而锁相回路模块是以该频率输出脉冲。需说明的是,锁相回路模块亦可以是内建于时间计数模块中,具体实施上可以是广域网路锁相回路模块。在本发明中,时间计数模块还包含当日时间计数器,第一存储单元以及第二存储单元。其中,当日时间计数器根据上述频率进行时间计数;第一存储单元提供计时起始值,当日时间计数器由提供的计时起始值开始计数;以及第二存储单元提供计时累加值,当日时间计数器由提供的计时累加值与当下时间计数值相加后的值开始计数。具体而言,当时间计数模块运作时,若当日时间计数器以频率3.8KHz进行时间计数,即以频率倒数为周期进行计数,本发明中即以每隔221us计数,连续累进时间计数值。当日时间计数器则依据第一存储单元提供的计时起始值,由该计时起始值为初值,开始累进时间计数值,或由第二存储单元提供的计时累加值,依据当日时间计数器当下时间计数值与计时累加值加总后的值为起始值,开始累进时间计数值。需说明的是,虽时间计数模块具有提供瞬时时间的能力,但是在某些情况下,例如断电后启动或与主运行装置通讯中断等原因,时间计数模块的时间计数值与正确时间有较大的偏移,而需先设定计时起始值。由此,中央处理器将依据偏移值及频率倒数以计算第一调整值,再将第一调整值设为当日时间计数器的计时起始值,由计时起始值开始进行时间计数。在本发明中,中央处理器可将第一调整值设定至第一存储单元或第二存储单元,以设定当日时间计数器的计时起始值,或者依据偏移值是否超过预设值决定将第一调整值设定至第一存储单元或第二存储单元,例如于偏移值大于预设值时,将第一调整值设定至第一存储单元,若偏移值小于预设值时,将第一调整值设定至第二存储单元。本发明中的时刻、时间计数值可以是一N位元的二位元字串,该字串可经转换为某一时刻或某一日的某一时刻。
实施例2
一种时间同步方法,包括以下步骤:
步骤1:接收数据包,获取第一时间值及第二时间值;步骤1中,通讯单元接收运行装置传送的第一同步数据包M1,第一同步数据包M1被运行装置传送时的时间为第一时间值,被运行装置接收时的时间定义为第二时间值。第一时间值及第二时间值在本发明中即可视为网络测量和控制***的精密时间同步协议标准的同步数据包传送时间及延迟回应数据包接收时间。
步骤2:依据接收第一同步数据包M1及传送第一延迟要求信号数据包M2的时间,取得第一时间计数值及第二时间计数值;步骤2中,通讯单元接收时的时间定为第一时间计数值,第一延迟要求信号数据包M2于时间同步装置被传送时的时间定义为第二时间计数值;
数据包处理模块接收第一同步数据包M1或发送第一延迟要求信号数据包M2时,通讯单元负责接收及传送数据包的执行;
接收或传送时,时间计数器提供接收时的第一时间计数值及传送时的第二时间计数值。第一时间计数值及第二时间计数值在本发明中可视为网络测量和控制***的精密时间同步协议标准的同步数据包接收时间及延迟要求信号数据包传送时间。
步骤3:依据第一时间值、第二时间值、第一时间计数值及第二时间计数值计算第一偏移值OT1;第一偏移值OT1依据网络测量和控制***的精密时间同步协议标准计算。具体来说,中央处理器将第一时间值、第二时间值、第一时间计数值以及第二时间计数值分别对应T1,T2,T3以及T4进行计算以取得第一偏移值OT1,计算公式为:
OT1=(T2-T1-T4+T3)/2;
在本发明中的第一时间计数值及第二时间计数值为2^N次方中的一值,于N位元为32时,即约为0~4.29秒中的某值。
步骤4:依据第一偏移值及频率倒数以计算第一调整值;中央处理器将第一偏移值OT1与当日时间计数器的频率倒数相除之后得到第一商数值Q1及第一余数值R1,将各参数关系以如下等式表示:
第一偏移值OT1=频率倒数×第一商数值Q1+第一余数值R1;
第一调整值的计算公式为:
第一调整值=频率倒数×第一商数值Q1。
中央处理器计算频率倒数与第一商数值Q1的乘积以计算出第一调整值。
在本步骤中,可依据第一调整值设定时间计数模块的计时起始值。
于本发明中,中央处理器是将第一调整值储存于第一存储单元中,当日时间计数器将依据第一存储单元储存的值设为计时起始值,由计时起始值开始计数。
或者,中央处理器可将对应第一调整值的计时累加值储存于第二存储单元,这边补充说明的是,本发明所属技术领域的通常知识者可知,可利用各种计算方式计算对应第一调整值的计时累加值,例如以当日时间计数器的当时计数值与第一调整值相减的计算方式,将得到的差值作为计时累加值,使得当日时间计数器的当时计数值与计时累加值相加之后的值等于第一调整值。也就是说,当日时间计数器的当时计数值以各种方式与计时累加值运算而能得到第一调整值的方式皆可作为计时累加值的计算方式。
步骤5:依据第一调整值及N位元值计算第二商数值以及一第二余数值;
计算公式为:第一调整值(频率倒数×第一商数值Q1)=第二商数值Q2×2的N次方值+第二余数值R2;
依据上面等式,中央处理器是将第一调整值与对应时间计数器的位元值N为指数且以2为底的值,即2的N次方值,相除后得到第二商数值Q2及第二余数值R2。
步骤6:依据取得第二同步数据包M5时的第三时间计数值以及第二余数值R2判断是否调整该第二商数值Q2;步骤6中中央处理器于下次时间区间中收到第二同步数据包M5时,中央处理器由时间计数器提供的时间计数值取得第三时间计数值,将第三时间计数值与第二余数值R2进行比较,以判断是否调整第二商数值Q2,若判定第三时间计数值小于第二余数值R2时,中央处理器将第二商数值Q2加1;反之,则不调整该第二商数值Q2。如下等式表示:
第三时间计数值>R2;则第二商数值Q2=第二商数值Q2;
第三时间计数值<R2;则第二商数值Q2=第二商数值Q2+1。
步骤7:依据第二延迟要求信号数据包M5的传送时间取得第四时间计数值,依据第二延迟要求信号数据包M5的接收时间取得第四时间值,依据N位元值、第二商数值Q2以及第三时间计数值计算第二同步数据包M5的接收时间;
计算第二同步数据包的接收时间可以如下等式表示:
第二同步数据包的接收时间=时间计数器的时间计数值+第二商数值Q2×(2的N次方)
在本发明中,当数据包处理模块接收第二同步数据包时,中央处理器由时间计数器取得时间计数值,接着,如上等式所示,由第二商数值Q2与2的N次方值的乘积与时间计数值相加后得到的值即取得第二同步数据包的接收时间。
步骤8:由传送第二延迟要求信号数据包M6时取得第四时间计数值,并依据该位元值N、该第二商数值Q2以及该第四时间计数值计算第二延迟要求信号数据包M6的传送时间,进行时间同步。
计算第二延迟要求信号数据包M6的传送时间可以如下等式表示:
第二延迟要求信号数据包M6的传送时间=时间计数器的时间计数值+第二商数值Q2×(2的N次方);
在本发明中,当数据包处理模块传送第二延迟要求信号数据包M6至运行装置时,中央处理器由时间计数器取得传送时的时间计数值,接着,如上等式所示,由第二商数值Q2与2的N次方值的乘积与时间计数值相加后得到的值即取得第二延迟要求信号数据包M6的传送时间。另外,运行装置1于接收第二延迟要求信号数据包M6时取得第四时间值,并通过第二延迟回应信号数据包M7提供第四时间值。
至此,在时间计数器因有限位元数的限制而无法提供当日时间的状况下,例如数据包处理模块因各种原因仅搭载有限位元数的时间计数器时,通过本发明的上述步骤后,即可计算同步数据包的接收时间及延迟要求信号数据包的传送时间,由此得到接收/传送的瞬时值,即可提供当日时间以准确地进行时间同步。
若想持续缩小与运行装置的同步时间误差,还包括以下步骤:
步骤9:依据第三时间值、第四时间值、第三时间计数值及该第四时间计数值的计算取得第二偏移值,依据第二偏移值、频率倒数计算第三商数值Q3、第三余数值R3,依据当日时间计数器的时间计数值及第二调整值对应设置当日时间计数器的计时起始值。在本发明中,第二偏移值与第一偏移值的计算方式相同,只是第三时间计数值为步骤7中计算取得的第二同步数据包M5的接收时间,而第四时间计数值为步骤9中计算取得的第二延迟要求信号数据包M6的传送时间,据此计算取得第二偏移值。将第二偏移值化为如下等式:
|第二偏移值|=频率倒数×第三商数值Q3+第三余数值R3;
依据上述等式,在本发明中,中央处理器是将第二偏移值的绝对值与频率倒数相除后得到第三商数值Q3及第三余数值R3。其后,中央处理器将频率倒数与第三商数值Q3相乘后得到的乘积即取得第二调整值,并依据第二调整值与当日时间计数器的时间计数值相加后的值作为当日时间计数器5的计时启始值,由计时启始值重新开始计时。于本发明中,中央处理器是通过储存第二调整值于第二存储单元,以设定当日时间计数器的计时启始值,与第一存储单元不同的是,当日时间计数器将第二存储单元的值与当时的时间计数值相加后,由相加后的值开始时间计数。在本步骤后,可使时间计数模块的当日时间计数器与运行装置1的时间同步误差缩小至频率倒数值以内,以频率3.8KHz为例,即可将同步误差缩小至220us以内。
若欲持续缩小与运行装置的时间同步误差,还包括以下步骤:
步骤10:依据第三余数值R3调整脉冲的输出相位。在本发明中,当日时间计数器是依据锁相回路模块在该频率下输出的脉冲进行时间计数,在本步骤中,中央处理器依据第三余数值R3设定锁相回路模块的输出相位,以调整脉冲的输出时间,进而延迟或加快当日时间计数器的时间计数周期。举例来说,若第三余数值R3值为10,中央处理器依此设定锁相回路模块后,锁相回路模块会提早10ns输出相位。因此,于本发明中,锁相回路模块9于频率3.8KHz的脉冲输出时,其输出相位经调整后能让时间计数模块12的当日时间计数器5与运行装置1的时间同步误差约小于1us之内。
Claims (10)
1.一种时间同步装置,其特征在于,包括数据包处理模块,所述数据包处理模块连接有中央处理器及时间计数模块,所述时间计数模块连接中央处理器及锁相回路模块,所述锁相回路模块连接中央处理器,数据包处理模块连接有运行装置;
所述数据包处理模块包括通讯单元、时间计数器及信号同步单元,所述时间计数器分别连接通讯单元及信号同步单元,所述通讯单元连接运行装置;
所述时间计数模块包括当日时间计数器,所述当日时间计数器连接第一存储单元及第二存储单元,当日时间计数器连接信号同步单元,第二存储单元连接锁相回路模块。
2.根据权利要求1所述的时间同步装置,其特征在于,所述运行装置包括用于提供时刻的时钟元件;
运行装置与时间同步装置间接收传送的数据包包括第一同步数据包M1、第一延迟要求信号数据包M2、第一延迟回应信号数据包M3、追踪数据包M4、第二同步数据包M5、第二延迟要求信号数据包M6及第二延迟回应信号数据包M7。
3.根据权利要求1或2所述的时间同步装置,其特征在于,时间计数器为具有N位元的计数器,用于提供1个循环时间内的时间计数值。
4.一种时间同步方法,其特征在于,包括以下步骤:
步骤1:接收数据包,获取第一时间值及第二时间值;
步骤2:依据接收第一同步数据包M1及传送第一延迟要求信号数据包M2的时间,取得第一时间计数值及第二时间计数值;
步骤3:计算第一偏移值OT1;
步骤4:计算第一调整值;
步骤5:依据第一调整值及N位元值计算第二商数值以及一第二余数值;
步骤6:判断是否调整该第二商数值Q2;
步骤7:取得第四时间值,计算第二同步数据包M5的接收时间;
步骤8:计算第二延迟要求信号数据包M6的传送时间,进行时间同步。
5.根据权利要求4所述的时间同步方法,其特征在于,所述步骤1中,通讯单元接收运行装置传送的第一同步数据包M1,所述第一同步数据包M1被运行装置传送时的时间为第一时间值,被运行装置接收时的时间定义为第二时间值。
6.根据权利要求5所述的时间同步方法,其特征在于,所述步骤2中,通讯单元接收时的时间定为第一时间计数值,第一延迟要求信号数据包M2于时间同步装置被传送时的时间定义为第二时间计数值;
数据包处理模块接收第一同步数据包M1或发送第一延迟要求信号数据包M2时,通讯单元负责接收及传送数据包的执行;
接收或传送时,时间计数器提供接收时的第一时间计数值及传送时的第二时间计数值。
7.根据权利要求6所述的时间同步方法,其特征在于,第一偏移值依据网络测量和控制***的精密时间同步协议标准计算。
8.根据权利要求7所述的时间同步方法,其特征在于,步骤6中中央处理器于下次时间区间中收到第二同步数据包M5时,中央处理器由时间计数器提供的时间计数值取得第三时间计数值,将第三时间计数值与第二余数值R2进行比较,以判断是否调整第二商数值Q2,若判定第三时间计数值小于第二余数值R2时,中央处理器将第二商数值Q2加1;反之,则不调整该第二商数值Q2。
9.根据权利要求8所述的时间同步方法,其特征在于,还包括以下步骤:
步骤9:计算取得第二偏移值、第三商数值Q3、第三余数值R3,依据当日时间计数器的时间计数值及第二调整值对应设置当日时间计数器的计时起始值。
10.根据权利要求9所述的时间同步方法,其特征在于,还包括以下步骤:
步骤10:依据第三余数值R3调整脉冲的输出相位。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116455365A (zh) * | 2023-04-21 | 2023-07-18 | 珠海极海半导体有限公司 | 一种捕获电路、微处理芯片及设备 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005184092A (ja) * | 2003-12-16 | 2005-07-07 | Nec Saitama Ltd | クロック同期システムおよびクロック同期方法 |
CN108206683A (zh) * | 2016-12-19 | 2018-06-26 | 上海申贝科技发展有限公司 | 一种动态补偿脉冲电路 |
US20200127752A1 (en) * | 2018-10-23 | 2020-04-23 | Accton Technology Corporation | Time synchronization device and time synchronization method |
CN111092713A (zh) * | 2018-10-23 | 2020-05-01 | 智邦科技股份有限公司 | 时钟同步装置及时钟同步方法 |
CN112162591A (zh) * | 2020-10-30 | 2021-01-01 | 上海兆芯集成电路有限公司 | 具有多个处理器的电子装置及其同步方法 |
-
2021
- 2021-05-27 CN CN202110583559.1A patent/CN113359948A/zh not_active Withdrawn
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005184092A (ja) * | 2003-12-16 | 2005-07-07 | Nec Saitama Ltd | クロック同期システムおよびクロック同期方法 |
CN108206683A (zh) * | 2016-12-19 | 2018-06-26 | 上海申贝科技发展有限公司 | 一种动态补偿脉冲电路 |
US20200127752A1 (en) * | 2018-10-23 | 2020-04-23 | Accton Technology Corporation | Time synchronization device and time synchronization method |
CN111092713A (zh) * | 2018-10-23 | 2020-05-01 | 智邦科技股份有限公司 | 时钟同步装置及时钟同步方法 |
CN112162591A (zh) * | 2020-10-30 | 2021-01-01 | 上海兆芯集成电路有限公司 | 具有多个处理器的电子装置及其同步方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116455365A (zh) * | 2023-04-21 | 2023-07-18 | 珠海极海半导体有限公司 | 一种捕获电路、微处理芯片及设备 |
CN116455365B (zh) * | 2023-04-21 | 2024-02-09 | 珠海极海半导体有限公司 | 一种捕获电路、微处理芯片及设备 |
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