CN113330566A - 基于铁电材料的三维快闪存储器及其制造 - Google Patents
基于铁电材料的三维快闪存储器及其制造 Download PDFInfo
- Publication number
- CN113330566A CN113330566A CN201980089104.5A CN201980089104A CN113330566A CN 113330566 A CN113330566 A CN 113330566A CN 201980089104 A CN201980089104 A CN 201980089104A CN 113330566 A CN113330566 A CN 113330566A
- Authority
- CN
- China
- Prior art keywords
- ferroelectric film
- flash memory
- channel layer
- dimensional flash
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 276
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 51
- 239000000463 material Substances 0.000 title claims description 59
- 238000013500 data storage Methods 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims description 203
- 230000010287 polarization Effects 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 37
- 239000013078 crystal Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 18
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 15
- 229910052726 zirconium Inorganic materials 0.000 claims description 14
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 9
- 229910052733 gallium Inorganic materials 0.000 claims description 9
- 229910052738 indium Inorganic materials 0.000 claims description 9
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 9
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 8
- 230000015556 catabolic process Effects 0.000 claims description 8
- 229910052725 zinc Inorganic materials 0.000 claims description 8
- 239000011701 zinc Substances 0.000 claims description 8
- 229910007667 ZnOx Inorganic materials 0.000 claims description 6
- 229910017107 AlOx Inorganic materials 0.000 claims description 4
- 239000002033 PVDF binder Substances 0.000 claims description 4
- 229910003781 PbTiO3 Inorganic materials 0.000 claims description 4
- 229920001166 Poly(vinylidene fluoride-co-trifluoroethylene) Polymers 0.000 claims description 4
- 229910003070 TaOx Inorganic materials 0.000 claims description 4
- 229910009973 Ti2O3 Inorganic materials 0.000 claims description 4
- 229910010252 TiO3 Inorganic materials 0.000 claims description 4
- 229910003087 TiOx Inorganic materials 0.000 claims description 4
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 claims description 4
- 229910002113 barium titanate Inorganic materials 0.000 claims description 4
- 229920002981 polyvinylidene fluoride Polymers 0.000 claims description 4
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- VUFNLQXQSDUXKB-DOFZRALJSA-N 2-[4-[4-[bis(2-chloroethyl)amino]phenyl]butanoyloxy]ethyl (5z,8z,11z,14z)-icosa-5,8,11,14-tetraenoate Chemical compound CCCCC\C=C/C\C=C/C\C=C/C\C=C/CCCC(=O)OCCOC(=O)CCCC1=CC=C(N(CCCl)CCCl)C=C1 VUFNLQXQSDUXKB-DOFZRALJSA-N 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 11
- 238000003860 storage Methods 0.000 description 44
- 239000010936 titanium Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000011017 operating method Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2259—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2275—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开通过提高水平方向的集成度来实现集成度的三维快闪存储器及其制造方法。根据一实施例，三维快闪存储器包括：至少一个通道层，沿着一方向延伸形成；至少一个铁电膜，以包围上述至少一个通道层的方式沿着上述一方向延伸形成，用作数据存储区；多个电极层，以相对于上述至少一个铁电膜垂直连接的方式层叠。
Description
技术领域
以下实施例涉及三维快闪存储器，更详细地，涉及提高水平方向的集成度的三维快闪存储器及其制造方法。
背景技术
快闪存储器器件作为电可擦可编程只读存储器(EEPRROM，ElectricallyErasable Progra mmable Read Only Memory)，这种存储器可广泛用于多个方面，例如，计算机、数码摄像机、MP3播放器、游戏***、记忆棒(Memory stick)等。这种快闪存储器器件通过F-N隧穿(Fowler-Nordheimtunneling)或热电子注入(Hot electroninjection)来对数据的输入及输出进行电控制。
具体地，参照示出现有的三维快闪存储器的阵列的图1，三维快闪存储器的阵列可包括公共源极线CSL、位线BL及配置在公共源极线CSL与位线BL之间的多个晶胞串CSTR。
多个位线以二维方式排列，并分别以并联方式与多个晶胞串CSTR相连接。多个晶胞串CSTR可共同连接于公共源极线CSL。即，可在多个位线与一个公共源极线CSL之间配置多个晶胞串CSTR。在此情况下，可有多个公共源极线CSL，多个公共源极线CSL能够以二维方式排列。其中，可向多个公共源极线CSL施加电压值相同的电压，或者，还可对多个公共源极线CSL进行单独电控制。
多个晶胞串CSTR分别包括：接接地选择晶体管GST，与公共源极线CSL相连接；串选择晶体管SST，与位线BL相连接；以及多个存储单元晶体管MCT，配置在多个接接地选择晶体管GST与多个串选择晶体管SST之间。而且，接地选择晶体管GST、串选择晶体管SS T及存储单元晶体管MCT可串联连接。
公共源极线CSL可共同与多个接地选择晶体管GST的多个源极相连接。除此之外，配置在公共源极线CSL与位线BL之间的接地选择线GSL、多个字线WL0-WL3及多个串选择线SSL可分别用作接地选择晶体管GST、多个存储单元晶体管MCT及多个串选择晶体管SST的多个电极层。并且，多个存储单元晶体管MCT分别包括存储元件(memory element)。
另一方面，为了满足消费者所需的优秀的性能及低廉的价格，现有的三维快闪存储器可通过垂直层叠单元来增加集成度。
例如，参照示出的现有的三维快闪存储器的结构的图2，现有的三维快闪存储器以在基板200上配置交替反复形成有多个层间绝缘层211及多个水平结构体250的电极结构体215的方式进行制造。多个层间绝缘层211及多个水平结构体250可沿着第一方向延伸。作为一例，多个层间绝缘层211可以为硅氧化膜，多个层间绝缘层211中的最下部的层间绝缘层211a可在厚度上小于剩余多个层间绝缘层211。多个水平结构体250可分别包括第一粘连绝缘膜242、第二粘连绝缘膜243及电极层245。电极结构体215设置有多个，多个电极结构体215可沿着与第一方向交叉的第二方向来以相向的方式配置。第一方向及第二方向可分别相当于图2的x轴及y轴。可在多个电极结构体215之间沿着第一方向延伸形成有用于隔开多个电极结构体215的多个沟槽240。在通过多个沟槽240露出的基板200内，可通过形成以高浓度掺杂的多个杂质区域，从而配置公共源极线CSL。虽未图示，但还可配置用于填充沟槽240的多个分离绝缘膜。
可配置贯通电极结构体215的多个垂直结构体230。作为一例，从平面角度出发，可沿着第一方向及第二方向排列多个垂直结构体230来配置成矩阵形态。在另一例中，可沿着第二方向排列多个垂直结构体230但沿着第一方向配置成之字形状。多个垂直结构体230可分别包括保护膜224、电荷储存膜225、通道绝缘膜226及通道层227。作为一例，通道层227可配置成内部空的管形态，在此情况下，还可配置用于填充通道层227的内部的埋设膜228。可在通道层227的上部配置漏极区域D，在漏极区域D上形成导电图案229，从而与位线BL相连接。位线BL可沿着与多个水平电极250交叉的方向延伸而成，例如，可沿着第二方向延伸而成。作为一例，沿着第二方向排列的多个垂直结构体230可与一个位线BL相连接。
多个水平结构体250所包括的第一阻隔绝缘膜242、第二阻隔绝缘膜243及多个垂直结构体230所包括的电荷储存膜225及通道绝缘膜226可被定义为作为三维快闪存储器的信息存储要素的氧化物-氮化物-氧化物(ONO，Oxide-Nitride-Oxide)层。即，信息存储要素中的一部分包括在垂直结构体230，剩余一部分可包括在多个水平结构体250。作为一例，多信息存储要素中的电荷储存膜225及通道绝缘膜226可包括在个垂直结构体230，第一阻隔绝缘膜242及第二阻隔绝缘膜243可包括在多个水平结构体250。但并不限定于此，定义为氧化物-氮化物-氧化物层的电荷储存膜225及通道绝缘膜226可仅包括在垂直结构体230。
可在基板200与垂直结构体230之间配置多个外延图案222。多个外延图案222连接基板200和多个垂直结构体230。多个外延图案222至少可与多个水平结构体250中的一层相接触。即，多个外延图案222能够以与最下部的水平结构体250a相接触的方式配置。根据另一实施例，多个外延图案222还能够以与多个层相接触的方式配置，例如，能够以与两个层的多个水平结构体250相接触的方式配置。另一方面，在多个外延图案222以与最下部的水平结构体250a相接触的方式配置的情况下，最下部的水平结构体250a的厚度可大于剩余多个水平结构体250的厚度。与多个外延图案222相接触的最下部的水平结构体250a可相当于参照图1记述的三维快闪存储器的阵列的接地选择线GSL，与多个垂直结构体230相接触的剩余多个水平结构体250可相当于多个字线WL0-WL3。
多个外延图案222分别具有嵌入型侧壁222a。由此，与多个外延图案222相接触的最下部的水平结构体250a可沿着嵌入型侧壁222a的轮廓配置。即，最下部的水平结构体250a可沿着多个外延图案222的嵌入型侧壁222a来以朝向内侧突出的形态配置。
在具有如上所述的结构的现有的三维快闪存储器中，多个垂直结构体230所包括的氧化物-氮化物-氧化物层的厚度为40nm，因此，具有如下缺点，即，难以实现水平方向的去氧化皮，而且，在使用氧化物-氮化物-氧化物(ONO，Oxide-Nitride-Oxide)层的电荷撷取快闪记忆体(CTF，Charge trap flash)的特性上因F-N(FN，Fowler Nordheim)隧穿工作而需要20V水平的高工作电压。
因此，需要用于解决上述缺点的技术。
发明内容
技术问题
本发明一实施例的目的在于，提供如下的三维快闪存储器及其制造方法，即，将由单膜形成的铁电膜用作数据存储区，由此提高水平方向的集成度来实现集成度并通过低工作电压来改善可靠性。
并且，本发明一实施例的目的在于，提供如下的三维快闪存储器及其制造方法，即，通过具有CAAC(C-axis aligned crystal)结晶结构的锌(Zn)、铟(In)、镓(Ga)、4族半导体材料或包含3-5族化合物的半导体材料形成通道层，由此增加单元电流、减少泄漏电流，改善耐温可靠性。
并且，本发明一实施例的目的在于，提供如下的三维快闪存储器及其工作方法，即，实现基于铁电膜的数据存储结构要素的多层化。
技术方案
根据一实施例，三维快闪存储器包括：至少一个通道层，沿着一方向延伸形成；至少一个铁电膜，以包围上述至少一个通道层的方式沿着上述一方向延伸形成，用作数据存储区；以及多个电极层，以相对于上述至少一个铁电膜垂直连接的方式层叠。
根据一实施方式，本发明的特征在于，上述至少一个铁电膜可通过与上述多个电极层相接触的多个区域来实现多个存储单元，上述至少一个铁电膜可满足如下条件，即，使得上述至少一个通道层的接通电压小于各个上述存储单元的工作电压并大于编程各个上述存储单元时的门槛电压。
根据再一实施方式，本发明的特征在于，上述至少一个铁电膜可通过调节厚度来满足上述条件。
根据另一实施方式，本发明的特征在于，上述至少一个铁电膜可由具有斜方晶系(Orthor hombic)结晶结构的二氧化铪(HfO2)的铁电材料制成。
根据还有一实施方式，本发明的特征在于，上述至少一个铁电膜可由包含PZT(Pb(Zr，Ti)O3)、PTO(PbTiO3)、SBT(SrBi2Ti2O3)、BLT(Bi(La，Ti)O3)、PLZT(Pb(La，Zr)TiO3)、BST(Bi(Sr，Ti)O3)、钛酸钡(BaTiO3)、P(VDF-TrFE)、PVDF、AlOx、ZnOx、TiOx、TaOx或InOx中的至少一种的铁电材料制成。
根据又一实施方式，本发明的特征在于，上述至少一个通道层由具有CAAC(C-axisali gned crystal)结晶结构的锌、铟、镓、4族半导体材料或包含3-5族化合物的半导体材料制成。
根据一实施例，本发明的特征在于，铁电膜用于三维快闪存储器，上述三维快闪存储器包括：至少一个通道层，沿着一方向延伸形成；以及多个电极层，相对于上述至少一个通道层垂直层叠，上述铁电膜的特征在于，上述至少一个铁电膜以包围上述至少一个通道层的方式沿着上述一方向延伸形成，用作数据存储区，通过与上述多个电极层相接触的多个区域来实现多个存储单元，上述至少一个铁电膜满足如下条件，即，使得上述至少一个通道层的接通电压小于各个上述存储单元的工作电压并大于编程各个上述存储单元时的门槛电压。
根据一实施例，三维快闪存储器的制造方法包括如下的步骤：在基板上准备由多个层间绝缘层及多个电极层交替层叠的模具结构体；通过贯通上述模具结构体来沿着一方向延伸形成用于暴露上述基板的至少一个串孔(String Hole)；在上述至少一个串孔内沿着上述一方向延伸形成用作数据存储区的至少一个铁电膜，上述至少一个铁电膜包括内部的垂直孔；以及在上述至少一个铁电膜的垂直孔沿着上述一方向延伸形成至少一个通道层。
根据一实施例，三维快闪存储器的制造方法包括如下的步骤：在基板上准备由多个层间绝缘层及多个牺牲层交替层叠的模具结构体；通过贯通上述模具结构体来沿着一方向延伸形成用于暴露上述基板的至少一个串孔；在上述至少一个串孔内沿着上述一方向延伸形成用作数据存储区的至少一个铁电膜，上述至少一个铁电膜包括内部的垂直孔；在上述至少一个铁电膜的垂直孔沿着上述一方向延伸形成至少一个通道层；以及去除上述多个牺牲层并向去除上述多个牺牲层的多个空间填充多个电极层。
根据一实施例，三维快闪存储器基于铁电材料实现多层化，其特征在于，包括：至少一个通道层，在基板上沿着一方向延伸形成；多个电极层，相对于上述至少一个通道层沿着垂直方向层叠；以及至少一个铁电膜，包围上述至少一个通道层，以在上述至少一个通道层与上述多个电极层之间沿着上述一方向设置的状态通过与上述多个电极层相接触的多个区域来实现多个存储单元并用作数据存储区，通过改变与上述多个存储单元中成为程序工作对象的对象存储单元相对应的上述至少一个铁电膜的一部分区域的极化电荷量来实现对于上述对象存储单元的多层化。
根据一实施方式，本发明的特征在于，上述三维快闪存储器可通过在负值与正值之间调节施加于上述对象存储单元的程序电压来改变上述至少一个铁电膜的极化电荷量。
根据再一实施方式，本发明的特征在于，上述三维快闪存储器可通过向上述对象存储单元施加互不相同的负值的程序电压及正值的程序电压来改变上述至少一个铁电膜的极化电荷量。
根据另一实施方式，本发明的特征在于，上述三维快闪存储器可通过在负值与正值之间调节施加于上述对象存储单元的程序电压来控制在上述至少一个铁电膜的一部分区域中被极化的原子数量或极化旋转角度，基于被控制的上述原子数量或极化旋转角度来改变上述极化电荷量。
根据一实施例，在三维快闪存储器的多层化实现方法中，上述三维快闪存储器包括：至少一个通道层，在基板上沿着一方向延伸形成；多个电极层，相对于上述至少一个通道层沿着垂直方向层叠；以及至少一个铁电膜，包围上述至少一个通道层，以在上述至少一个通道层与上述多个电极层之间沿着上述一方向设置的状态通过与上述多个电极层相接触的多个区域来实现多个存储单元并用作数据存储区，上述三维快闪存储器的多层化实现方法包括：确定步骤，在负值与正值之间确定向在上述多个存储单元中成为程序工作对象的对象存储单元施加的程序电压的范围；调节步骤，在基于上述确定结果的负值与正值之间的范围调节向上述对象存储单元施加的程序电压；以及多层化步骤，随着对向上述对象存储单元施加的程序电压进行调节，通过改变与上述对象存储单元相对应的上述至少一个铁电膜的一部分区域的极化电荷量来实现对于上述对象存储单元的多层化。
根据一实施方式，本发明的特征在于，在上述确定步骤中，可基于上述至少一个铁电膜的厚度及上述至少一个铁电膜的击穿电压来在负值与正值之间确定施加于上述对象存储单元的程序电压的范围。
发明的效果
本发明一实施例可提供如下的三维快闪存储器及其制造方法，即，将由单膜形成的铁电膜用作数据存储区，由此提高水平方向的集成度来实现集成度并通过低工作电压来改善可靠性。
并且，本发明一实施例可提供如下的三维快闪存储器及其制造方法，即，通过具有CAAC(C-axis aligned crystal)结晶结构的锌、铟、镓、4族半导体材料或包含3-5族化合物的半导体材料形成通道层，由此增加单元电流、减少泄漏电流，改善耐温可靠性。
并且，本发明一实施例可提供如下的三维快闪存储器及其工作方法，即，实现基于铁电膜的数据存储结构要素的多层化。
附图说明
图1为简要示出现有的三维快闪存储器的阵列的电路图；
图2为示出现有的三维快闪存储器的结构的立体图；
图3为示出一实施例的三维快闪存储器的剖视图；
图4为示出用于说明一实施例的三维快闪存储器的存储器特性的图；
图5为示出一实施例的三维快闪存储器的制造方法的流程图；
图6为示出再一实施例的三维快闪存储器的制造方法的流程图；
图7为示出一实施例的三维快闪存储器的剖视图；
图8至图9为用于说明一实施例的三维快闪存储器的多层化的图；
图10至图11为用于说明一实施例的三维快闪存储器的程序工作的剖视图；
图12为用于说明一实施例的三维快闪存储器的擦除工作的剖视图；
图13为用于说明一实施例的三维快闪存储器的读取工作的剖视图；
图14为示出一实施例的三维快闪存储器的多层化实现方法的流程图。
具体实施方式
以下，参照附图详细说明实施例。但是，本发明并不局限或限定于多个实施例。并且，各个附图中所示的相同附图标记表示相同的部件。
并且，在本说明书中所使用的术语(terminology)作为为了适当表达本发明的优选实施例而使用的术语，这种术语可根据使用人员、操作人员的意图或本发明所属技术领域的惯例等而变得不同。因此，这些术语应基于本说明书全文内容加以定义。
图3为示出一实施例的三维快闪存储器的剖视图，图4为示出用于说明一实施例的三维快闪存储器的存储器特性的图。
参照图3至图4，一实施例的三维快闪存储器300包括至少一个通道层310、至少一个铁电膜320及多个电极层330。
至少一个通道层310在基板(未图示)上沿着一方向(例如，图2中的z轴方向)延伸形成。在此情况下，至少一个通道层310可通过将基板用作基材的选择性外延生长工序或相变外延工序等形成，如图2所示，还可包括埋设膜(未图示)，呈在内部形成有空间的管型，用于填充通道层310的内部。
上述至少一个通道层310由具有CAAC(C-axis aligned crystal)结晶结构的锌、铟、镓、4族半导体材料或包含3-5族化合物的半导体材料制成，由此可增加单元电流、减少泄漏电流，改善耐温可靠性。例如，至少一个通道层310可由包含AZO、ZTO、IZO、ITO、IGZO或Ag-ZnO中的至少一种的ZnOx类的材料制成。但是，至少一个通道层310并不限定或局限于此，与现有的通道层相同，可由单晶硅(Single crystal silicon)或多晶硅(Poly-silicon)形成。
并且，虽未图示，但可在至少一个通道层310的上部连接有漏极线(未图示)。
至少一个铁电膜320以包围至少一个通道层310的方式沿着一方向延伸形成，用作数据存储区。例如，至少一个铁电膜320可由具有斜方晶系(Orthorhombic)结晶结构的二氧化铪的铁电材料制成，作为更具体的一例，可由掺杂有铝(Al)、锆(Zr)或硅(Si)中的至少一种材料的二氧化铪(HfO2)的铁电材料制成。作为另一例，至少一个铁电膜320可由包含PZT(Pb(Zr，Ti)O3)、PTO(PbTiO3)、SBT(SrBi2Ti2O3)、BLT(Bi(La，Ti)O3)、PLZT(Pb(La，Zr)TiO3)、BST(Bi(Sr，Ti)O3)、钛酸钡(BaTiO3)、P(VDF-TrFE)、PVDF、AlOx、ZnOx、TiOx、TaOx或InOx中的至少一种的铁电材料制成。
以下，用作数据存储区是指因组成至少一个铁电膜320的铁电材料的极化现象引起的电压改变而表示(存储)二进制数据的值。
在此情况下，至少一个铁电膜320为由铁电材料制成的20nm以下的单膜，由于其厚度明显比现有的氧化物-氮化物-氧化物更薄，因此，相比于使用氧化物-氮化物-氧化物的现有的三维快闪存储器，可具有较低的工作电压并可提高水平方向的集成度。然而，至少一个铁电膜320并不限定或局限于此，不仅可形成为单膜，而且也可形成为多个膜。在此情况下，多个膜的总厚度可维持20nm以下的水平。
尤其，至少一个铁电膜320可具有适当工作电压，以便实现至少一个通道层310的稳定接通(Turn on)。更详细地，至少一个铁电膜320的特征在于，满足如下条件(下述式1的条件)，即，使得至少一个通道层310的接通电压小于各个存储单元340、350、360的工作电压并大于编程各个存储单元340、350、360时的门槛电压。例如，如图4所示，满足如下条件，即，使得至少一个通道层310的接通电压410小于各个存储单元340、350、360的工作电压420并大于编程各个存储单元340、350、360时的门槛电压430。作为更具体的一例，可满足以下条件，即，至少一个通道层310的接通电压为6V(±6V)，小于8V(±8V)且大于3V(±3V)，8V(±8V)为各个存储单元340、350、360的工作电压，3V(±3V)为编程各个存储单元340、350、360时的门槛电压。以下，多个存储单元340、350、360通过至少一个铁电膜320与多个电极层330相接触的多个区域实现。
<式1>
Cell Operation Voltage＞Vpass＞Vh
在式1中，Cell Operation Voltage是指各个存储单元340、350、360的工作电压，Vpass是指至少一个通道层310的接通电压，Vh是指编程各个存储单元340、350、360时的门槛电压。
可通过调节至少一个铁电膜320的厚度来满足上述条件。即，可通过调节至少一个铁电膜320的厚度来使得至少一个通道层310的接通电压满足以下条件，小于各个存储单元340、350、360的工作电压并大于编程各个存储单元340、350、360时的门槛电压。
并且，上述条件不仅根据至少一个铁电膜320的厚度来满足，而且，可根据制成至少一个铁电膜320的铁电材料来满足。作为一例，为了使得至少一个通道层310的接通电压小于各个存储单元340、350、360的工作电压并大于编程各个存储单元时的门槛电压，至少一个铁电膜320可由掺杂锆或硅中的至少一种的二氧化铪的铁电材料制成，以便具有高极化电压。
由于如上所述的特征，一实施例的三维快闪存储器300可直接适用于现有的三维快闪存储器的串工作(程序工作、擦除工作及读取工作)。
并且，至少一个铁电膜320基于极化现象的程度而获得多级，因此，可具有表示多个比特的数据的多层化特性，而且可通过原子层沉积(ALD，Atomic layer deposition)工序形成，以便实现台阶覆盖及纳米水平厚度的控制。
多个电极层330以相对于至少一个铁电膜320垂直连接的方式层叠，沿着与一方向正交的其他方向(例如，图2中的y轴方向)延伸形成。作为多个电极层330的组成材料，可使用钨、钛、钽等导电材料。
当程序门槛电压较高的0状态时，具有如上所述的结构的三维快闪存储器300可向栅电极施加用于产生极化的工作电压来进行工作，使得至少一个通道层310的电压维持0V或适当基准电压。相反，当存储门槛电压较低的1状态时(即，当存储擦除状态时)，三维快闪存储器300可向至少一个通道层310施加用于反转极化的工作电压来进行工作，使得门极电压维持0V或适当基准电压。
像这样，一实施例的三维快闪存储器300将由单膜形成的至少一个铁电膜320用作数据存储区，由此，可提高水平方向的集成度来实现集成并通过低工作电压来改善可靠特性。并且，三维快闪存储器300通过具有CAAC(C-axis aligned crystal)结晶结构的锌、铟、镓、4族半导体材料或包含3-5族化合物的半导体材料形成至少一个通道层310，由此，可增加单元电流、减少泄漏电流，改善耐温可靠性。以下，参照图5至图6，详细说明上述三维快闪存储器300的制造方法。
图5为示出一实施例的三维快闪存储器的制造方法的流程图。
以下，通过三维快闪存储器的制造方法制造的三维快闪存储器具有如图3所示的结构。并且，以下，作为用于执行三维快闪存储器的制造方法的主体可使用自动化及机械化的制造***。
参照图5，在步骤S510中，制造***在基板上准备由多个层间绝缘层及多个牺牲层交替层叠的模具结构体。
接着，在步骤S520中，制造***通过贯通模具结构体来沿着一方向延伸形成用于暴露基板的至少一个串孔。
随后，在步骤S530中，制造***沿着一方向延伸形成在至少一个串孔内用作数据存储区(至少一个铁电膜包括内部的垂直孔)的至少一个铁电膜。例如，制造***可通过具有斜方晶系结晶结构的二氧化铪的铁电材料来形成至少一个铁电膜。作为更具体的一例，制造***可通过掺杂有铝、锆或硅中的至少一种材料的二氧化铪的铁电材料来形成至少一个铁电膜。
尤其，在步骤S530中，在通过在至少一个铁电膜上与多个电极层相接触的多个区域来实现多个存储单元的过程中，制造***可形成满足以下条件的至少一个铁电膜，即，使得至少一个通道层的接通电压小于各个上述存储单元的工作电压并大于编程各个存储单元时的门槛电压。
更详细地，为了满足上述条件，制造***可调节至少一个铁电膜的厚度或选择性地确定组成至少一个铁电膜的铁电材料。作为一例，为了满足上述条件，制造***可通过掺杂有较高极化电压的锆或硅中的至少一种材料的二氧化铪的铁电材料来形成至少一个铁电膜。
然后，在步骤S540中，制造***在至少一个铁电膜的垂直孔沿着一方向延伸形成至少一个通道层。在此情况下，制造***可通过具有CAAC结晶结构的锌、铟、镓、4族半导体材料或包含3-5族化合物的半导体材料形成至少一个通道层。
在此情况下，一实施例的三维快闪存储器的制造方法的特征在于，制造***可利用原子层沉积工序连续执行步骤S530至步骤S540。
以上说明的三维快闪存储器的制造方法并不限定或局限于步骤S510至步骤S540，可包括用于制造图3中说明的三维快闪存储器的多个步骤。作为一例，在图3中说明的三维快闪存储器可使用包括多个牺牲层的模具结构体来制造，而并非包括多个电极层的模具结构体。以下，参照图6，对此进行详细说明。
图6为示出再一实施例的三维快闪存储器的制造方法的流程图。
以下，通过三维快闪存储器的制造方法制造的三维快闪存储器具有如图3所示的结构。并且，以下，作为用于执行三维快闪存储器的制造方法的主体可使用自动化及机械化的制造***。
参照图6，在步骤S610中，制造***在基板上准备由多个层间绝缘层及多个牺牲层交替层叠的模具结构体。
接着，在步骤S620中，制造***通过贯通模具结构体来沿着一方向延伸形成用于暴露基板的至少一个串孔。
随后，在步骤S630中，制造***沿着一方向延伸形成在至少一个串孔内用作数据存储区(至少一个铁电膜包括内部的垂直孔)的至少一个铁电膜。例如，制造***可通过具有斜方晶系结晶结构的二氧化铪的铁电材料来形成至少一个铁电膜。作为更具体的一例，制造***可通过掺杂有铝、锆或硅中的至少一种材料的二氧化铪的铁电材料来形成至少一个铁电膜。
尤其，在步骤S630中，在通过在至少一个铁电膜上与多个电极层相接触的多个区域来实现多个存储单元的过程中，制造***可形成满足以下条件的至少一个铁电膜，即，使得至少一个通道层的接通电压小于各个上述存储单元的工作电压并大于编程各个存储单元时的门槛电压。
更详细地，为了满足上述条件，制造***可调节至少一个铁电膜的厚度或选择性地确定组成至少一个铁电膜的铁电材料。作为一例，为了满足上述条件，制造***可通过掺杂有较高极化电压的锆或硅中的至少一种材料的二氧化铪的铁电材料来形成至少一个铁电膜。
然后，在步骤S640中，制造***在至少一个铁电膜的垂直孔沿着一方向延伸形成至少一个通道层。在此情况下，制造***可通过具有CAAC结晶结构的锌、铟、镓、4族半导体材料或包含3-5族化合物的半导体材料形成至少一个通道层。
在此情况下，再一实施例的三维快闪存储器的制造方法的特征在于，制造***可利用原子层沉积工序连续执行步骤S630至步骤S640。
接着，在步骤S650中，制造***去除上述多个牺牲层并向去除上述多个牺牲层的多个空间填充多个电极层。
以上说明的三维快闪存储器的制造方法并不限定或局限于步骤S610至步骤S650，可包括用于制造图3中说明的三维快闪存储器的多个步骤。
图7为示出一实施例的三维快闪存储器的剖视图，图8至图9为用于说明一实施例的三维快闪存储器的多层化的图。具体地，图8为用于说明一实施例的三维快闪存储器中的至少一个铁电膜的极化电荷量产生变化的图，图9为用于说明一实施例的三维快闪存储器在实现多层化的情况下的各个工作电压的图。
参照图7至图9，一实施例的三维快闪存储器700包括至少一个通道层710、多个电极层720及至少一个铁电膜730。
至少一个通道层710在基板(未图示)上沿着一方向(例如，图2中的z轴方向)延伸形成。在此情况下，至少一个通道层710可通过将基板用作基材的选择性外延生长工序或相变外延工序等形成，如图2所示，还可包括埋设膜(未图示)，呈在内部形成有空间的管型，用于填充通道层710的内部。
上述至少一个通道层710由具有CAAC结晶结构的锌、铟、镓、4族半导体材料或包含3-5族化合物的半导体材料制成，由此可增加单元电流、减少泄漏电流，改善耐温可靠性。例如，至少一个通道层710可由包含AZO、ZTO、IZO、ITO、IGZO或Ag-ZnO中的至少一种的ZnOx类的材料制成。但是，至少一个通道层710并不限定或局限于此，与现有的通道层相同，可由单晶硅或多晶硅形成。
并且，虽未图示，但可在至少一个通道层710的上部连接有漏极线(未图示)。
多个电极层720相对于至少一个通道层710沿着垂直方向层叠，沿着与一方向正交的其他方向(例如，图2中的y轴方向)延伸形成。作为多个电极层720的组成材料，可使用钨、钛、钽等导电性材料。
至少一个铁电膜730包围至少一个通道层710并沿着一方向(例如，图2中的z轴方向)设置于至少一个通道层710与多个电极层720之间，通过与多个电极层720相接触的多个区域来实现多个存储单元731、732、733、734并用作数据存储区。
在此情况下，至少一个铁电膜730可由具有斜方晶系结晶结构的二氧化铪的铁电材料制成，例如，可由掺杂有铝、锆或硅中的至少一种材料的二氧化铪的铁电材料制成。作为另一例，至少一个铁电膜730可由包含PZT(Pb(Zr，Ti)O3)、PTO(PbTiO3)、SBT(SrBi2Ti2O3)、BLT(Bi(La，Ti)O3)、PLZT(Pb(La，Zr)TiO3)、BST(Bi(Sr，Ti)O3)、钛酸钡(BaTiO3)、P(VDF-TrFE)、PVDF、AlOx、ZnOx、TiOx、TaOx或InOx中的至少一种的铁电材料制成。
以下，用作数据存储区是指分别组成多个存储单元731、732、733、734的至少一个铁电膜730的各个区域通过因极化现象引起的电压变化来表示(存储)二进制数据的值。
其中，至少一个铁电膜730为由铁电材料制成的20nm以下的单膜，由于其厚度明显比现有的氧化物-氮化物-氧化物更薄，因此，相比于使用氧化物-氮化物-氧化物的现有的三维快闪存储器，可具有较低的工作电压并可提高水平方向的集成度。然而，至少一个铁电膜730并不限定或局限于此，不仅可形成为单膜，而且也可形成为多个膜。在此情况下，多个膜的总厚度可维持20nm以下水平。
具有如上所述的结构的三维快闪存储器700的特征在于，通过改变与多个存储单元731、732、733、734中成为程序工作对象的对象存储单元733相对应的至少一个铁电膜730的一部分区域的极化电荷量来实现对于对象存储单元733的多层化。其中，与对象存储单元733相对应的至少一个铁电膜730的一部分区域是指对象存储单元733本身。
更详细地，如图8所示，在对象存储单元733的原子以(a)部分所示的情况被极化时的极化电荷量与在对象存储单元733的原子以(b)部分所示的情况下被极化时的极化电荷量相互存在差异。同样，(c)部分所示的情况下的极化电荷量和(d)部分所示的情况下的极化电荷量分别与(a)部分所示的情况及(b)部分所示的情况互不相同。
由此，通过控制在对象存储单元733中被极化的原子数量或极化旋转角度，三维快闪存储器700可基于控制后的原子数量或极化旋转角度来改变对象存储单元733的极化电荷量。例如，如(a)部分所示的情况、(b)部分所示的情况、(c)部分所示的情况、(d)部分所示的情况所示，三维快闪存储器700以不同方式控制在对象存储单元733中被极化的原子数量或极化旋转角度，从而可使得对象存储单元733的极化电荷量变得互不相同。
作为更具体的一例，三维快闪存储器700可进行如下改变，即，如(a)部分所示的情况，通过控制在对象存储单元733中被极化的原子数量或极化旋转角度来使得对象存储单元733具有第一程序状态的极化电荷量，如(c)部分所示的情况，通过控制在对象存储单元733中被极化的原子数量或极化旋转角度来使得对象存储单元733具有第二程序状态的极化电荷量，如(d)部分所示的情况，通过控制在对象存储单元733中被极化的原子数量或极化旋转角度来使得对象存储单元733具有第三程序状态的极化电荷量，如(b)部分所示的情况，通过控制在对象存储单元733中被极化的原子数量或极化旋转角度来使得对象存储单元733具有擦除状态的极化电荷量。
在此情况下，可通过调节施加于对象存储单元733的电压来控制在对象存储单元733中被极化的原子数量或极化旋转角度。即，三维快闪存储器700可通过在负值与正值之间调节施加于对象存储单元733的电压来控制在对象存储单元733中被极化的原子数量或极化旋转角度，从而可改变对象存储单元733中的极化电荷量。
与此关联地，进一步参照图9，三维快闪存储器700可通过向对象存储单元733施加负值的第一程序电压(例如，―10V)来将在对象存储单元733中被极化的原子数量或极化旋转角度控制成图8的(a)部分所示的情况，从而以通过改变成使得对象存储单元733具有第一程序状态的极化电荷量并由此表示二进制数据00的方式编程。同样，三维快闪存储器700可通过向对象存储单元733施加负值的第二程序电压(例如，―9V)来将在对象存储单元733中被极化的原子数量或极化旋转角度控制成图8的(c)部分所示的情况，从而以通过改变成使得对象存储单元733具有第二程序状态的极化电荷量并由此表示二进制数据01的方式编程，可通过向对象存储单元733施加负值的第三程序电压(例如，―8V)来将在对象存储单元733中被极化的原子数量或极化旋转角度控制成图8的(d)部分所示的情况，从而以通过改变成使得对象存储单元733具有第三程序状态的极化电荷量并由此表示二进制数据10的方式编程。
并且，三维快闪存储器700可通过向对象存储单元733施加正值的第四程序电压(例如，10V)来将在对象存储单元733中被极化的原子数量或极化旋转角度控制成图8的(b)部分所示的情况，从而以通过改变成使得对象存储单元733具有第四程序状态的极化电荷量并由此表示二进制数据11的方式编程。如上所述的第四程序状态的极化电荷量为上述擦除状态的极化电荷量，由于三维快闪存储器700将通过向对象存储单元733施加正值的电压来引起的对象存储单元733的擦除状态用作第四程序状态，因此，可有利于实现对象存储单元733的多层化。
即，如同所说明的例示，三维快闪存储器700可通过在作为负值的―10V与作为正值的10V之间施加于对象存储单元733的程序电压来使得至少一个铁电膜730的极化电荷量在图8的(a)部分所示的情况至图8的(d)部分所示的情况之间产生变化，在(a)部分所示的情况下表示二进制数据00，在(c)部分所示的情况下表示二进制数据01，在(d)部分所示的情况下表示二进制数据10，在(b)部分所示的情况下表示二进制数据11，由此，可实现多层化。
其中，可基于至少一个铁电膜730的厚度及至少一个铁电膜730的击穿电压来确定对施加于对象存储单元733的程序电压进行调节的负值与正值之间的范围。换言之，可基于因至少一个铁电膜730的厚度而产生的击穿电压裕度来确定对施加于对象存储单元733的程序电压进行调节的负值与正值之间的范围。例如，在至少一个铁电膜730的厚度达到20nm的情况下，至少一个铁电膜730的击穿电压裕度达到16V的水平，可将对施加于对象存储单元733的程序电压进行调节的负值与正值之间的范围确定为―14V至10V的范围。作为另一例，在至少一个铁电膜730的厚度达到15nm的情况下，至少一个铁电膜730的击穿电压裕度达到12V的水平，可将对施加于对象存储单元733的程序电压进行调节的负值与正值之间的范围确定为―12V至10V的范围。
由此，三维快闪存储器700可在基于至少一个铁电膜730的厚度及至少一个铁电膜730的击穿电压确定的负值与正值之间的范围中调节施加于对象存储单元733的程序电压。
像这样，通过在负值与正值之间调节(向对象存储单元733施加互不相同的负值的程序电压及正值的程序电压)施加于对象存储单元733的程序电压来改变至少一个铁电膜730的极化电荷量，由此，三维快闪存储器700可实现对于对象存储单元733的多层化。
在此情况下，向对象存储单元733施加负值的程序电压(如上所述的施加第一程序电压的情况、施加第二程序电压的情况及施加第三程序电压情况)的过程可通过向多个电极层720中与对象存储单元733相对应的电极层721施加互不相同的负值的电压(与第一程序电压相对应的负值的电压、与第二程序电压相对应的负值的电压及与第三程序电压相对应的负值的电压)并向对象存储单元733所在的串的通道层710或与串相对应的基板中的通道层710施加0V的电压来执行。
但是，这并不局限或限定于此，向对象存储单元733施加负值的程序电压(如上所述的施加第一程序电压的情况、施加第二程序电压的情况及施加第三程序电压的情况)的过程也可通过向多个电极层720中与对象存储单元733相对应的电极层721施加0V的电压并向对象存储单元733所在的串的通道层710或与串相对应的基板中的通道层710施加互不相同的正值的电压(与第一程序电压相对应的正值的电压、与第二程序电压相对应的正值的电压及与第三程序电压相对应的正值的电压)来执行。
以下，参照图10至图11，详细说明向对象存储单元733施加负值的程序电压的方式。
以上，虽然以三维快闪存储器700实现2比特的多层化的方式进行了说明，但并不局限或限定于此，有关3比特以上的对于比特的多层化也可通过相同原理(通过在负值与正值之间调节施加于对象存储单元733的程序电压来改变对象存储单元733的极化电荷量并实现多层化的原理)实现。
图10至图11为用于说明一实施例的三维快闪存储器的程序工作的剖视图。
参照图10，三维快闪存储器1000可通过向多个电极层1010中与对象存储单元1020相对应的电极层1011施加负值的电压并向对象存储单元1020所在的串的通道层或与串相对应的基板中的通道层施加0V的电压来向对象存储单元1020施加负值的程序电压。在此情况下，在多个电极层1010中，可分别向除与对象存储单元1020相对应的电极层1011之外的剩余电极层施加通过电压。
例如，为了使得对象存储单元1020具有与图8的(a)部分所示的情况相同的极化电荷量，三维快闪存储器1000需向对象存储单元1020施加作为第一程序电压的―10V。由此，三维快闪存储器1000可通过向多个电极层1010中与对象存储单元1020相对应的电极层1011施加―10V并向对象存储单元1020所在的串的通道层或与串相对应的基板中的通道层施加0V的电压来向对象存储单元1020施加―10V。
图8的(c)部分所示的情况及(d)部分所示的情况与(a)部分所示的情况相同，将均施加负值的程序电压，因此，可仅改变施加于电极层1011的电压值并以相同方式执行(作为一例，在(c)部分所示的情况表示向电极层1011施加―9V，在(d)部分所示的情况表示向电极层1011施加―8V)。在此情况下，由于(b)部分所示的情况表示施加正值的程序电压，因此，可进行下述图12中的擦除工作。
但是，除以上说明的方式之外，向对象存储单元1020施加负值的程序电压的方式也可通过其他方式实现。与此关联地，参照图11，三维快闪存储器1100可通过向多个电极层1110中与对象存储单元1120相对应的电极层1111施加0V的电压并向对象存储单元1120所在的串的通道层或与串相对应的基板中的通道层施加正值的电压来向对象存储单元1120施加负值的程序电压。
其中，向串的通道层或与串相对应的基板中的通道层施加的正值的电压作为与应施加于对象存储单元1120的负值的程序电压相对应的值，可通过对应施加于对象存储单元1120的负值的程序电压改变符号而得。
例如，为了使得对象存储单元1120具有与图8的(a)部分所示的情况相同的极化电荷量，三维快闪存储器1100需向对象存储单元1120施加作为第一程序电压的―10V。由此，三维快闪存储器1100可通过向多个电极层1110中与对象存储单元1120相对应的电极层1111施加0V并向对象存储单元1120所在的串的通道层或与串相对应的基板中的通道层施加10V的电压来向对象存储单元1120施加10V。
图8的(c)部分所示的情况及(d)部分所示的情况与(a)部分所示的情况相同，将均施加负值的程序电压，因此，可仅改变施加于电极层1111的电压值并以相同方式执行(作为一例，在(c)部分所示的情况表示向串的通道层或与串相对应的基板中的通道层施加9V，在(d)部分所示的情况表示向串的通道层或与串相对应的基板中的通道层施加8V)。在此情况下，由于(b)部分所示的情况表示施加正值的程序电压，因此，可进行下述图12中的擦除工作。
图12为用于说明一实施例的三维快闪存储器的擦除工作的剖视图。
参照图12，一实施例的三维快闪存储器1200可分别向多个电极层1210施加擦除电压(例如，10V)并分别向串的通道层或与串相对应的基板中的通道层施加0V的电压来执行对于三维快闪存储器1200所包括的多个存储单元的擦除工作。
基于如上所述的擦除工作的极化电荷量可作为用于实现对象存储单元1220的多层化的一个状态来使用。即，三维快闪存储器1200表示二进制数据中的任一个(例如，11)来作为对象存储单元1220的擦除状态，作为在擦除工作中施加于对象存储单元1220的正值的10V的擦除电压(分别施加于多个电极层1210的作为正值的10V的擦除电压)可被命名为用于编程二进制数据11的正值的程序电压。
因此，如参照图7至图12所进行的说明，三维快闪存储器不仅向对象存储单元施加互不相同的负值的程序电压，而且，可通过施加采用擦除状态的正值的程序电压(正值的擦除电压)来实现多层化。
以下，参照图13，说明像这样实现多层化的三维快闪存储器的读取工作。
图13为用于说明一实施例的三维快闪存储器的读取工作的剖视图。
参照图13，在向多个电极层1310中与对象存储单元1320相对应的电极层1311施加0V并向剩余电极层1311施加通过电压的过程中，一实施例的三维快闪存储器1300可通过向对象存储单元1320所在的串的通道层或与串相对应的基板中的通道层施加读取电压(例如，1V)来执行对于对象存储单元1320的读取工作。由此，可在多层化的二进制数据中读取对象存储单元1320表示的二进制数据。
图14为示出一实施例的三维快闪存储器的多层化实现方法的流程图。以下，用于执行三维快闪存储器的多层化实现方法的主体可以为参照图7至图13说明的三维快闪存储器。
参照图14，在步骤S1410中，三维快闪存储器在负值与正值之间确定向多个存储单元中成为程序工作对象的对象存储单元施加的程序电压的范围。
更详细地，在步骤S1410中，三维快闪存储器可基于至少一个铁电膜的厚度及至少一个铁电膜的击穿电压来在负值与正值之间确定施加于对象存储单元的程序电压的范围。
接着，在步骤S1420中，三维快闪存储器在基于确定结果的负值与正值之间的范围中调节施加于对象存储单元的程序电压。
在此情况下，在步骤1420中，在基于确定结果的负值与正值之间的范围中调节施加于对象存储单元的程序电压是指向对象存储单元施加互不相同的负值的程序电压及正值的程序电压。
作为分别向对象存储单元施加互不相同的负值的程序电压的方式可使用第一方式或第二方式，第一方式为通过向多个电极层中与对象存储单元相对应的电极层施加负值的电压并向对象存储单元所在的串的通道层或与串相对应的基板中的通道层施加0V的电压来向对象存储单元施加负值的程序电压，第二方式为通过向多个电极层中与对象存储单元相对应的电极层施加0V的电压并向对象存储单元所在的串的通道层或与串相对应的基板中的通道层施加正值的电压来向对象存储单元施加负值的程序电压。
接着，随着调节施加于上述对象存储单元的程序电压，三维快闪存储器将在步骤S1430中通过改变与对象存储单元相对应的至少一个铁电膜的一部分区域的极化电荷量来实现对于对象存储单元的多层化。
以下，通过步骤S1410至步骤S1430说明图8中的(a)部分所示的情况至(d)部分所示的情况，即，在步骤S1410中，三维快闪存储器可将施加于对象存储单元的程序电压的范围确定在－10V至10V。接着，在步骤S1420中，三维快闪存储器可向对象存储单元施加负值的第一程序电压(例如，―10V)来使得对象存储单元具有与图8的(a)部分所示的情况相同的极化电荷量，或者，可向对象存储单元施加负值的第二程序电压(例如，―9V)来使得对象存储单元具有与图8的(c)部分所示的情况相同的极化电荷量，或者，可向对象存储单元施加负值的第三程序电压(例如，―8V)来使得对象存储单元具有与图8的(d)部分所示的情况相同的极化电荷量，或者，可向对象存储单元施加正值的第四程序电压(例如，10V)来使得对象存储单元具有与图8的(b)部分所示的情况相同的极化电荷量。由此，在步骤S1430中，三维快闪存储器可实现对于对象存储单元的多层化。
以上，虽然通过限定性的实施例和附图说明了多个实施例，但是，本发明所属技术领域的普通技术人员可根据以上记载进行多种修改及变形。例如，可按照与所说明的方法不同的其他顺序执行以上说明的技术和/或可按照与所说明的方法不同的形态结合或组合以上说明的***、结构、装置、电路等结构要素，或者，即使被其他结构要素或等同技术方案代替或置换，也可实现适当的结果。
因此，其他实施方式、其他实施例及与发明要求保护范围等同的等同技术方案均属于本发明的发明要求保护范围。
Claims (15)
1.一种三维快闪存储器，其特征在于，包括：
至少一个通道层，沿着一方向延伸形成；
至少一个铁电膜，以包围上述至少一个通道层的方式沿着上述一方向延伸形成，用作数据存储区；以及
多个电极层，以相对于上述至少一个铁电膜垂直连接的方式层叠。
2.根据权利要求1所述的三维快闪存储器，其特征在于，
上述至少一个铁电膜通过与上述多个电极层相接触的多个区域来实现多个存储单元，
上述至少一个铁电膜满足如下条件，即，使得上述至少一个通道层的接通电压小于各个上述存储单元的工作电压并大于编程各个上述存储单元时的门槛电压。
3.根据权利要求2所述的三维快闪存储器，其特征在于，上述至少一个铁电膜通过调节厚度来满足上述条件。
4.根据权利要求1所述的三维快闪存储器，其特征在于，上述至少一个铁电膜由具有斜方晶系结晶结构的二氧化铪的铁电材料制成。
5.根据权利要求1所述的三维快闪存储器，其特征在于，上述至少一个铁电膜由包含PZT(Pb(Zr，Ti)O3)、PTO(PbTiO3)、SBT(SrBi2Ti2O3)、BLT(Bi(La，Ti)O3)、PLZT(Pb(La，Zr)TiO3)、BST(Bi(Sr，Ti)O3)、钛酸钡(BaTiO3)、P(VDF-TrFE)、PVDF、AlOx、ZnOx、TiOx、TaOx或InOx中的至少一种的铁电材料制成。
6.根据权利要求1所述的三维快闪存储器，其特征在于，上述至少一个通道层由具有CAAC结晶结构的锌、铟、镓、4族半导体材料或包含3-5族化合物的半导体材料制成。
7.一种铁电膜，用于三维快闪存储器，上述三维快闪存储器包括：至少一个通道层，沿着一方向延伸形成；以及多个电极层，相对于上述至少一个通道层垂直层叠，上述铁电膜的特征在于，
上述至少一个铁电膜以包围上述至少一个通道层的方式沿着上述一方向延伸形成，用作数据存储区，通过与上述多个电极层相接触的多个区域来实现多个存储单元，
上述至少一个铁电膜满足如下条件，即，使得上述至少一个通道层的接通电压小于各个上述存储单元的工作电压并大于编程各个上述存储单元时的门槛电压。
8.一种三维快闪存储器的制造方法，其特征在于，包括如下的步骤：
在基板上准备由多个层间绝缘层及多个电极层交替层叠的模具结构体；
通过贯通上述模具结构体来沿着一方向延伸形成用于暴露上述基板的至少一个串孔；
在上述至少一个串孔内沿着上述一方向延伸形成用作数据存储区的至少一个铁电膜，上述至少一个铁电膜包括内部的垂直孔；以及
在上述至少一个铁电膜的垂直孔沿着上述一方向延伸形成至少一个通道层。
9.一种三维快闪存储器的制造方法，其特征在于，包括如下的步骤：
在基板上准备由多个层间绝缘层及多个牺牲层交替层叠的模具结构体；
通过贯通上述模具结构体来沿着一方向延伸形成用于暴露上述基板的至少一个串孔；
在上述至少一个串孔内沿着上述一方向延伸形成用作数据存储区的至少一个铁电膜，上述至少一个铁电膜包括内部的垂直孔；
在上述至少一个铁电膜的垂直孔沿着上述一方向延伸形成至少一个通道层；以及
去除上述多个牺牲层并向去除上述多个牺牲层的多个空间填充多个电极层。
10.一种三维快闪存储器，基于铁电材料实现多层化，其特征在于，
包括：
至少一个通道层，在基板上沿着一方向延伸形成；
多个电极层，相对于上述至少一个通道层沿着垂直方向层叠；以及
至少一个铁电膜，包围上述至少一个通道层，以在上述至少一个通道层与上述多个电极层之间沿着上述一方向设置的状态通过与上述多个电极层相接触的多个区域来实现多个存储单元并用作数据存储区，
通过改变与上述多个存储单元中成为程序工作对象的对象存储单元相对应的上述至少一个铁电膜的一部分区域的极化电荷量来实现对于上述对象存储单元的多层化。
11.根据权利要求10所述的三维快闪存储器，其特征在于，上述三维快闪存储器通过在负值与正值之间调节施加于上述对象存储单元的程序电压来改变上述至少一个铁电膜的极化电荷量。
12.根据权利要求11所述的三维快闪存储器，其特征在于，上述三维快闪存储器通过向上述对象存储单元施加互不相同的负值的程序电压及正值的程序电压来改变上述至少一个铁电膜的极化电荷量。
13.根据权利要求11所述的三维快闪存储器，其特征在于，上述三维快闪存储器通过在负值与正值之间调节施加于上述对象存储单元的程序电压来控制在上述至少一个铁电膜的一部分区域中被极化的原子数量或极化旋转角度，基于被控制的上述原子数量或极化旋转角度来改变上述极化电荷量。
14.一种三维快闪存储器的多层化实现方法，上述三维快闪存储器包括：至少一个通道层，在基板上沿着一方向延伸形成；多个电极层，相对于上述至少一个通道层沿着垂直方向层叠；以及至少一个铁电膜，包围上述至少一个通道层，以在上述至少一个通道层与上述多个电极层之间沿着上述一方向设置的状态通过与上述多个电极层相接触的多个区域来实现多个存储单元并用作数据存储区，
上述三维快闪存储器的多层化实现方法的特征在于，包括：
确定步骤，在负值与正值之间确定向上述多个存储单元中成为程序工作对象的对象存储单元施加的程序电压的范围；
调节步骤，在基于上述确定结果的负值与正值之间的范围调节向上述对象存储单元施加的程序电压；以及
多层化步骤，随着对向上述对象存储单元施加的程序电压进行调节，通过改变与上述对象存储单元相对应的上述至少一个铁电膜的一部分区域的极化电荷量来实现对于上述对象存储单元的多层化。
15.根据权利要求14所述的三维快闪存储器的多层化实现方法，其特征在于，在上述确定步骤中，基于上述至少一个铁电膜的厚度及上述至少一个铁电膜的击穿电压来在负值与正值之间确定施加于上述对象存储单元的程序电压的范围。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190036909A KR102201016B1 (ko) | 2019-03-29 | 2019-03-29 | 강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조 방법 |
| KR10-2019-0036909 | 2019-03-29 | ||
| KR10-2019-0090736 | 2019-07-26 | ||
| KR1020190090736A KR102219753B1 (ko) | 2019-07-26 | 2019-07-26 | 다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법 |
| PCT/KR2019/018499 WO2020204314A1 (ko) | 2019-03-29 | 2019-12-26 | 강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113330566A true CN113330566A (zh) | 2021-08-31 |
Family
ID=72667308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201980089104.5A Pending CN113330566A (zh) | 2019-03-29 | 2019-12-26 | 基于铁电材料的三维快闪存储器及其制造 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11515333B2 (zh) |
| EP (1) | EP3951873A4 (zh) |
| CN (1) | CN113330566A (zh) |
| WO (1) | WO2020204314A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102506456B1 (ko) * | 2020-12-04 | 2023-03-07 | 포항공과대학교 산학협력단 | 반도체 메모리 소자 및 그의 제조방법 |
| EP4071815A1 (en) * | 2021-04-07 | 2022-10-12 | Imec VZW | Vertical ferroelectric transistor with deposited oxide semiconductor channel |
| CN117769258A (zh) * | 2022-09-14 | 2024-03-26 | 华为技术有限公司 | 铁电存储器、三维集成电路、电子设备 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140070290A1 (en) * | 2012-09-10 | 2014-03-13 | Kabushiki Kaisha Toshiba | Ferroelectric memory and manufacturing method of the same |
| CN104904012A (zh) * | 2013-01-15 | 2015-09-09 | Iucf-Hyu(汉阳大学校产学协力团) | 半导体存储元件及其制造方法 |
| CN106537509A (zh) * | 2014-07-23 | 2017-03-22 | 纳姆实验有限责任公司 | 电荷存储铁电存储器混合体和擦除方案 |
| CN109037231A (zh) * | 2017-06-08 | 2018-12-18 | 爱思开海力士有限公司 | 包括铁电层的半导体器件及其制造方法 |
| US10210921B1 (en) * | 2018-02-23 | 2019-02-19 | Seoul National University RDB foundation | Non-volatile ferroelectric memory device and method of driving the same |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027160A (ja) | 1983-07-25 | 1985-02-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JP3202188B2 (ja) | 1998-03-30 | 2001-08-27 | 株式会社日立製作所 | 半導体装置 |
| KR20140023806A (ko) | 2012-08-17 | 2014-02-27 | 삼성전자주식회사 | 자기 저항 메모리 장치의 배치 구조 |
| KR101511421B1 (ko) | 2013-04-03 | 2015-04-10 | 한양대학교 산학협력단 | 다층 상변화 물질을 이용하는 3차원 메모리 |
| KR101944229B1 (ko) | 2015-11-20 | 2019-01-30 | 샌디스크 테크놀로지스 엘엘씨 | 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법 |
| US10892330B2 (en) * | 2016-07-06 | 2021-01-12 | International Business Machines Corporation | FET based synapse network |
| JP6758124B2 (ja) | 2016-08-29 | 2020-09-23 | 富士通セミコンダクターメモリソリューション株式会社 | ３次元積層チェーン型メモリ装置の製造方法 |
| KR101872122B1 (ko) | 2016-11-25 | 2018-06-27 | 연세대학교 산학협력단 | 3 차원 강유전체 메모리 소자 및 이의 제조 방법 |
| KR20180111304A (ko) * | 2017-03-31 | 2018-10-11 | 에스케이하이닉스 주식회사 | 강유전성 메모리 장치 |
| US9941299B1 (en) * | 2017-05-24 | 2018-04-10 | Sandisk Technologies Llc | Three-dimensional ferroelectric memory device and method of making thereof |
| KR20190026418A (ko) | 2017-09-05 | 2019-03-13 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| JP2019057621A (ja) * | 2017-09-21 | 2019-04-11 | 東芝メモリ株式会社 | 記憶装置 |
| WO2019125352A1 (en) * | 2017-12-18 | 2019-06-27 | Intel Corporation | Three-dimensional integrated circuit memory cell having a ferroelectric field effect transistor with a floating gate |
| KR20200078753A (ko) * | 2018-12-21 | 2020-07-02 | 삼성전자주식회사 | 메모리 장치 |
| KR102648581B1 (ko) | 2019-01-16 | 2024-03-18 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
-
2019
- 2019-12-26 WO PCT/KR2019/018499 patent/WO2020204314A1/ko unknown
- 2019-12-26 CN CN201980089104.5A patent/CN113330566A/zh active Pending
- 2019-12-26 US US17/422,801 patent/US11515333B2/en active Active
- 2019-12-26 EP EP19923541.7A patent/EP3951873A4/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140070290A1 (en) * | 2012-09-10 | 2014-03-13 | Kabushiki Kaisha Toshiba | Ferroelectric memory and manufacturing method of the same |
| CN104904012A (zh) * | 2013-01-15 | 2015-09-09 | Iucf-Hyu(汉阳大学校产学协力团) | 半导体存储元件及其制造方法 |
| CN106537509A (zh) * | 2014-07-23 | 2017-03-22 | 纳姆实验有限责任公司 | 电荷存储铁电存储器混合体和擦除方案 |
| CN109037231A (zh) * | 2017-06-08 | 2018-12-18 | 爱思开海力士有限公司 | 包括铁电层的半导体器件及其制造方法 |
| US10210921B1 (en) * | 2018-02-23 | 2019-02-19 | Seoul National University RDB foundation | Non-volatile ferroelectric memory device and method of driving the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3951873A1 (en) | 2022-02-09 |
| EP3951873A4 (en) | 2023-07-05 |
| US11515333B2 (en) | 2022-11-29 |
| WO2020204314A1 (ko) | 2020-10-08 |
| US20220130863A1 (en) | 2022-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI713204B (zh) | 三維記憶體元件及其操作方法 | |
| CN107408558B (zh) | 具有高k电荷俘获层的存储器单元 | |
| US7884417B2 (en) | Nonvolatile semiconductor storage device, and method for controlling nonvolatile semiconductor storage device | |
| US9349745B2 (en) | 3D NAND nonvolatile memory with staggered vertical gates | |
| JP2019169574A (ja) | 半導体記憶装置 | |
| CN107408498B (zh) | 形成具有高k电荷俘获层的方法 | |
| CN113330566A (zh) | 基于铁电材料的三维快闪存储器及其制造 | |
| US8687425B2 (en) | Nonvolatile memory device, method for operating the same, and method for fabricating the same | |
| US20090080258A1 (en) | Erase method in thin film nonvolatile memory | |
| TW201503258A (zh) | 具有薄矽本體的記憶體裝置的結構及製造方法 | |
| US20230292523A1 (en) | Three-dimensional flash memory using ferroelectric layer on basis of back gate structure | |
| KR20140086599A (ko) | 비휘발성 메모리 장치 | |
| KR102219753B1 (ko) | 다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법 | |
| KR102210330B1 (ko) | 멀티 스텝 프로그램 동작을 이용하는 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법 | |
| KR102373845B1 (ko) | Gidl 현상에 의한 홀 주입 기반 메모리 동작을 수행하는 3차원 플래시 메모리 | |
| KR102201016B1 (ko) | 강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조 방법 | |
| KR102509658B1 (ko) | 백 게이트를 포함하는 3차원 플래시 메모리 | |
| KR102565862B1 (ko) | 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법 | |
| CN106887434B (zh) | 三维存储器元件 | |
| KR102506204B1 (ko) | 3차원 플래시 메모리, 이의 동작 방법 및 이의 제조 방법 | |
| KR102633429B1 (ko) | 메모리 윈도우를 확장시킨 3차원 플래시 메모리 | |
| US20240130136A1 (en) | Semiconductor memory device and method for fabricating the same | |
| KR102649118B1 (ko) | 강유전체 기반 고속 동작을 위한 3차원 플래시 메모리 | |
| KR102396928B1 (ko) | 산화물 반도체 채널 물질 기반 3차원 플래시 메모리 | |
| KR102628179B1 (ko) | 3차원 구조 메모리, 이의 동작 방법 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |