CN113327927B - 三维存储器的制作方法及三维存储器 - Google Patents
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Abstract
本公开实施例公开了一种三维存储器的制作方法及三维存储器，所述制作方法包括：提供基底；其中，所述基底包括衬底以及位于所述衬底上的栅极叠层结构；所述栅极叠层结构包括平行于所述衬底的栅极层；所述基底还包括位于第一区域内沿垂直于所述衬底的方向延伸的存储串；形成覆盖所述栅极叠层结构的介质层；在所述介质层中对准所述存储串的位置，形成暴露所述存储串的第一接触孔；在所述介质层中形成暴露所述栅极层的第二接触孔；在形成所述第一接触孔之后，在所述栅极叠层结构周围的所述介质层中形成隔离槽。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种三维存储器的制作方法及三维存储器。
背景技术
随着对存储器存储密度需求的增加，三维结构的存储器应运而生，例如，3D Nand存储器。相关技术中，通过在衬底上沿着垂直于衬底的方向层叠设置多个栅极形成栅极叠层结构，并形成贯穿栅极叠层结构的导电沟道，以形成3DNand存储器的存储串，如此，能在较小的面积上形成更多的存储单元。相较于二维存储器，三维结构的存储器存储密度更高，每比特的存储成本更低。
在3D Nand存储器中，通常会形成一些导电的接触。导电接触的质量，会影响存储器的可靠性及良率。因此，如何改善导电接触的形成质量，提高良率，成为亟需解决的问题。
发明内容
有鉴于此，本公开实施例提供一种三维存储器的制作方法及三维存储器。
根据本公开实施例的第一方面，提供一种三维存储器的制作方法，包括：
提供基底；其中，所述基底包括衬底以及位于所述衬底上的栅极叠层结构；所述栅极叠层结构包括平行于所述衬底的栅极层；所述基底还包括位于第一区域内沿垂直于所述衬底的方向延伸的存储串；
形成覆盖所述栅极叠层结构的介质层；
在所述介质层中对准所述存储串的位置，形成暴露所述存储串的第一接触孔；
在所述介质层中形成暴露所述栅极层的第二接触孔；
在形成所述第一接触孔之后，在所述栅极叠层结构周围的所述介质层中形成隔离槽。
在一些实施例中，所述方法还包括：
刻蚀所述第一接触孔的顶部侧壁的部分所述介质层，并基于所述第一接触孔的形貌形成第三接触孔；其中，所述第三接触孔的顶部的第三开口宽度，大于所述第一接触孔顶部的第一开口宽度。
在一些实施例中，所述方法还包括：
刻蚀所述第二接触孔的顶部侧壁的部分所述介质层，并基于所述第二接触孔的形貌形成第四接触孔；其中，所述第四接触孔顶部的第四开口宽度，大于所述第二接触孔顶部的第二开口宽度。
在一些实施例中，所述基底还包括至少两个贯穿所述栅极叠层结构的源极结构，所述方法还包括：
在所述介质层中形成显露所述源极结构的连接槽；
向所述连接槽中填充导电材料，以形成电连接所述至少两个源极结构的连接结构。
在一些实施例中，所述在所述介质层中形成显露所述源极结构的连接槽，包括：
在形成所述第三接触孔和所述第四接触孔的同时，在所述介质层中形成所述连接槽。
在一些实施例中，所述方法还包括：
在向所述连接槽中填充所述导电材料的同时，所述导电材料填充所述第一接触孔与所述第三接触孔以形成第一导电接触，所述导电材料填充所述第二接触孔与所述第四接触孔以形成第二导电接触。
根据本公开实施例的第二方面，提供一种三维存储器，包括：
基底，包括：衬底、位于所述衬底上的栅极叠层结构以及位于第一区域内沿垂直于所述衬底的方向延伸的存储串；所述栅极叠层结构包括平行于所述衬底的栅极层；
介质层，覆盖所述栅极叠层结构；
第一导电接触，位于所述存储串上方的所述介质层中，包括：第一子导电接触与第三子导电接触；其中，所述第一子导电接触位于所述第三子导电接触以及所述存储串之间，所述第一子导电接触的顶部尺寸，小于所述第三子导电接触的底部尺寸。
在一些实施例中，所述三维存储器还包括：
第二导电接触，贯穿所述介质层，且与所述栅极层电连接，包括：第二子导电接触与第四子导电接触；其中，所述第二子导电接触位于所述第四子导电接触与所述栅极层之间，所述第二子导电接触的顶部尺寸，小于所述第四子导电接触的底部尺寸。
在一些实施例中，所述三维存储器还包括隔离结构，位于所述栅极叠层结构周围的所述介质层中。
在一些实施例中，所述三维存储器还包括：
至少两个贯穿所述栅极叠层结的源极结构；
连接结构，位于所述介质层中，用于电连接至少两个所述源极结构。
本公开实施例提供的三维存储器的制作方法及三维存储器，通过先在介质层中对准第一区域内存储串的位置，形成暴露存储串的第一接触孔，在形成第一接触孔之后再在栅极叠层结构周围的介质层中形成隔离槽，相较于先形成隔离槽再形成第一接触孔的方案，本公开通过在第一接触孔形成之后形成隔离槽，可以减少形成隔离槽过程中产生的应力对形成第一接触孔的对位标记(Overlay Mark)的影响，降低了形成第一接触孔出现对位偏差的可能性，有利于提高第一接触孔的对准精度，进而提高存储器的良率。
附图说明
图1为根据一示例性实施例示出的一种三维存储器的局部结构示意图；
图2为根据一示例性实施例示出的一种三维存储器的制作方法流程图；
图3为根据一示例性实施例示出的一种三维存储器制作方法的局部示意图；
图4为根据一示例性实施例示出的一种三维存储器制作方法的局部示意图；
图5a至5k为根据一示例性实施例示出的一种三维存储器的制作方法示意图；
图6为根据一示例性实施例示出的一种三维存储器结构示意图。
具体实施方式
以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。
在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。
需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。
为了提高存储容量，产生了3D Nand存储器。3D Nand存储器具有栅极叠层结构，栅极叠层结构包括交替层叠的层间绝缘层和栅极层，3D Nand存储器通过设置沿层间绝缘层和栅极层交替层叠设置方向贯穿该栅极叠层结构的存储串，来提高存储容量。栅极叠层结构通常包括存储区和台阶区，存储区形成有多个存储串，每个存储串包括多个存储单元。台阶区用于形成与栅极层电连接的接触电极，以将栅极层电连接到***电路。
参照图1所示，形成存储区与台阶区的接触结构的做法可包括以下步骤：
步骤一：在形成栅极叠层结构(未图示)及存储串14后，形成覆盖栅极叠层结构的介质层10；栅极叠层结构包括存储区和台阶区，存储串14位于存储区。
步骤二：在台阶区形成贯穿介质层10并暴露出栅极层的接触孔11，并在介质层中形成包围存储区和台阶区的***隔离槽13。
接触孔11用于形成于栅极层电连接的接触电极，隔离槽13在后续工艺中形成密封环(Seal Ring)。由于工艺整合等原因，接触孔11与隔离槽13通常在同一工艺制程中形成。
步骤三：在形成接触孔11与隔离槽13后，再在存储区介质层10中对应存储串14的位置，形成接触孔12。接触孔12用于形成与存储串14电连接的导电接触。
需要说明的是，形成接触孔12之前，需要对其对位标记(Overlay Mark)进行精确的量测，若对位标记出现偏差，则会导致形成的接触孔12的位置出现偏差。
在上述方法中，位于存储区上方的接触孔12在接触孔11与隔离槽13之后形成。然而，在刻蚀栅极叠层结构周围的介质层10形成隔离槽13的过程中，会产生应力(Stress)，产生的应力对接触孔12的对位标记(Overlay Mark)造成影响，使接触孔12的对位标记产生偏移，使得量测的不准确，导致接触孔12的形成位置发生偏差，从而使接触孔12与存储串14对位准确性较低，降低了存储器的可靠性，甚至出现由于部分接触孔12与对应的存储串14并未形成电连接导致存储器失效，降低了良率。
另外，随着对高集成度的需求逐渐增大，接触孔12和接触孔11的开口尺寸较小，分别对应形成的导电接触和接触电极顶部尺寸也较小，留给其它与之电连接的结构的工艺窗口也较小，制作难度较高。
有鉴于此，本公开实施例提出了一种三维存储器制作方法。参照图2所示，所述方法包括以下步骤：
S200：提供基底；其中，基底包括衬底以及位于衬底上的栅极叠层结构；栅极叠层结构包括平行于衬底的栅极层；基底还包括位于第一区域内沿垂直于衬底的方向延伸的存储串；
S210：形成覆盖栅极叠层结构的介质层；
S220：在介质层中对准存储串的位置，形成暴露存储串的第一接触孔；
S230：在介质层中形成暴露栅极层的第二接触孔；
S240：在形成第一接触孔之后，在栅极叠层结构周围的介质层中形成隔离槽。
示例性地，基底中的栅极叠层结构包括沿垂直于衬底的方向交替层叠的绝缘层和栅极层，绝缘层的材料可包括硅氧化物，栅极层的材料可包括钨(W)或多晶硅等导电材料。
基底的第一区域可包括存储区，包含多个垂直贯穿栅极叠层结构的存储串，第一接触孔的底部暴露出存储串的顶部。基底还可包括沿平行于衬底的方向与第一区域并列设置的第二区域，第二区域可包括台阶区，台阶区通常位于栅极叠层结构的***，包含具有不同延伸长度的台阶，第二接触孔的底部暴露出不同阶级的台阶中栅极层。
示例性地，覆盖栅极叠层结构的介质层的组成材料包括：硅氧化物等绝缘材料。形成介质层的方法可包括：化学气相沉积(CVD)等工艺。
示例性地，隔离槽围绕栅极叠层结构，可形成密封环(Seal Ring)，包围栅极叠层结构。密封环的作用是避免静电电荷放电对三维存储器器件内部电路造成破坏；并且在切割三维存储器器件时，保护三维存储器器件避免遭受切割应力、湿气入侵。
需要说明的是，在一些实施例中，步骤S230和S240可同时进行，即同时形成第二接触孔和隔离槽。在另一些实施例中，也可以先进行步骤S230再进行步骤S240，即先形成第二接触孔，在形成第二接触孔之后再形成隔离槽。
本公开实施例通过先在介质层中对准第一区域内存储串的位置，形成暴露存储串的第一接触孔，在形成第一接触孔之后再在栅极叠层结构周围的介质层中形成隔离槽，相较于先形成隔离槽再形成第一接触孔的方案，本公开通过在第一接触孔形成之后形成隔离槽，可以减少形成隔离槽过程中产生的应力对形成第一接触孔的对位标记的影响，降低了形成第一接触孔出现对位偏差的可能性，有利于提高第一接触孔的对准精度，进而提高存储器的良率。
并且，无论是同时形成第二接触孔和隔离槽，还是先形成第二接触孔后再形成隔离槽，也不会对第二接触孔的对位标记产生影响，可降低第二接触孔出现对位偏差的可能性，同样有利于提高存储器良率。
在一些实施例中，参照图3所示，所述方法还包括：
刻蚀第一接触孔21的顶部侧壁的部分介质层20，并基于第一接触孔21的形貌形成第三接触孔22；其中，第三接触孔22的顶部的第三开口宽度w3，大于第一接触孔21顶部的第一开口宽度w1。
示例性地，可采用反应离子刻蚀(RIE)或电感耦合等离子体刻蚀(ICP)除去第一接触孔21顶部侧壁的部分介质层20，以增大第一接触孔21的顶部开口尺寸，从而使得后续填充第一接触孔21与第三接触孔22形成的导电接触的顶部宽度较大。
示例性地，在后续制程中，还需要在第三接触孔22上方对准第三接触孔22的位置形成过孔，由于第三接触孔22顶部开口尺寸较大，有利于增大后续形成与第三接触孔22对准的过孔的工艺窗口，减小了过孔的形成难度以及过孔与第三接触孔22出现对位偏差的几率，有利于提高存储器的良率。
在一些实施例中，参照图4所示，所述方法还包括：
刻蚀第二接触孔23的顶部侧壁的部分介质层20，并基于第二接触孔23的形貌形成第四接触孔24；其中，第四接触孔24顶部的第四开口宽度w4，大于第二接触孔23顶部的第二开口宽度w2。
需要说明的是，第四接触孔24与第三接触孔22的开口宽度及深度可以相同，也可以不相同。
在一些实施例中，可通过刻蚀介质层同时形成第三接触孔22与第四接触孔24，这样可节省工艺，提高生产效率。
在另一些实施例中，第三接触孔22与第四接触孔24也可以不在同一道工艺中形成，而是在两道工艺中分别单独形成，例如先形成第三接触孔22，再形成第四接触孔24，或者，先形成第四接触孔24，再形成第三接触孔22。
示例性地，在后续制程中，还需要在第四接触孔24上方对准第四接触孔24的位置形成过孔，由于第四接触孔24顶部开口尺寸较大，有利于增大后续形成与第四接触孔24对准的过孔的工艺窗口，减小了过孔的形成难度以及过孔与第四接触孔24出现对位偏差的几率，有利于提高存储器的良率。
在一些实施例中，基底还包括至少两个贯穿栅极叠层结构的源极结构，所述方法还包括：
在介质层中形成显露源极结构的连接槽；
向连接槽中填充导电材料，以形成电连接至少两个源极结构的连接结构。
示例性地，在3D Nand存储器中，通常在栅极叠层结构中形成贯穿的源极结构。源极结构由于延伸的长度的较长，通常可分段形成，再在相邻两个源极结构之间形成导电的连接结构，将源极结构电连接起来。
连接槽位于相邻的两个源极结构之间的上方介质层中，连接槽的底部显露出相邻的两个源极结构的相邻两端，填充连接槽形成的连接结构连接相邻的两个源极结构的相邻两端。
在一些实施例中，所述在介质层中形成显露源极结构的连接槽，包括：
在形成第三接触孔和第四接触孔的同时，在介质层中形成连接槽。
示例性地，在同一个掩膜板中既设置有形成第三接触孔和第四接触孔的图案(Pattern)，又设置有形成连接槽的图案，如此，可以在同一刻蚀工艺中形成连接槽、第三接触孔及第四接触孔，这样可以通过工艺整合，节省工艺，提高制造效率。
在一些实施例中，所述方法还包括：
在向连接槽中填充导电材料的同时，导电材料填充第一接触孔与第三接触孔以形成第一导电接触，导电材料填充第二接触孔与第四接触孔以形成第二导电接触。
示例性地，第一导电接触、第二导电接触与连接结构可由相同的导电材料形成，包括钨(W)、银(Ag)、铜(Cu)等金属或多晶硅等，因此可采用同种导电材料通过沉积工艺同时填充连接槽、第一接触孔与第三接触孔及第二接触孔与第四接触孔，有利于节省工艺，提高制作效率。
下面结合上述任意实施例提供具体示例：
示例1
图5a至图5k是根据一示例性实施例示出的一种三维存储器的制作方法示意图。参照图5a至图5k，所述方法包括以下步骤：
步骤一：参照图5a所示，在包括栅极叠层结构的基底(未图示)上形成介质层20覆盖基底，第一区域与第二区域分别对应于栅极叠层结构的存储区和台阶区，第一区域中形成有存储串25。然后，在第一区域上方的介质层20中对准存储串25的位置形成第一接触孔21，显露出存储串25的顶部，第一接触孔21的顶部开口宽度为w1。
示例性地，可以通过沉积工艺形成介质层20，然后在介质层20上形成硬掩膜和光刻胶，再通过曝光显影在对应存储串的位置形成开口，通过开口向下刻蚀硬掩膜和介质层20，直至显露出存储串25的顶部，从而形成第一接触孔21。
步骤二：参照图5b所示，可采用与形成第一接触孔21类似的方法，在第二区域上方的介质层20中形成第二接触孔23。第二接触孔23的顶部开口宽度为w2，底部显露出栅极叠层结构中的栅极层(未图示)。同时，在第一区域与第二区域对应的介质层20的周围形成隔离槽26。
示例性地，隔离槽26可用于形成密封环，保护栅极叠层结构。隔离槽26在平行于栅极层所在平面的截面内的形状可包括：方形、矩形、圆形或椭圆形等。隔离槽既可以与第二接触孔23同时形成，也可以在第二接触孔23之后形成。
步骤三：参照图5c所示，在第一区域及第二区域上方的介质层20上通过沉积工艺依次形成掩膜层31，再在掩膜层31上覆盖光刻胶层32。
示例性地。掩膜层31的组成材料包括：氮化硅或碳氮化硅等。掩膜层31可通过化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等沉积工艺形成。光刻胶层32可通过旋图法形成在掩膜层31上。
步骤四：参照图5d和5e(图5e是源极结构27所在平面的截面图)所示，采用设置有预设图案的掩膜版对光刻胶层32进行曝光显影，在光刻胶层32中对应第一接触孔21的位置形成开口33，在对应第二接触孔23的位置形成开口34，并且同时在对应栅极叠层结构中相邻两个源极结构27之间的位置形成开口35。
开口33的宽度大于第一接触孔21的顶部宽度w1，开口34的宽度大于第二接触孔23的顶部宽度w2，开口35的宽度大于相邻两个源极结构27之间的距离。
需要说明的是，开口33、开口34及开口35是通过同一个掩膜版同时形成。也就是说，一个掩膜版同时包括开口33、开口34及开口35的图案，通过一次曝光显影即可同时形成开口33、开口34及开口35，这样有利于节省工艺，提高制作效率。
步骤五：参照图5d、5e、5f和5g(图5g是源极结构27所在平面的截面图)所示，同时沿开口33、开口34及开口35向下刻蚀掩膜层31及介质层20，以在第一接触孔21的上部形成第三接触孔22，在第二接触孔23的上部形成第四接触孔24，以及在相邻两个源极结构27之间的上方形成显露出相邻两个源极结构27两端的连接槽28。
示例性地，可通过反应离子刻蚀(RIE)或电感耦合等离子体刻蚀(ICP)等刻蚀方法形成第三接触孔22、第四接触孔24及连接槽28。
步骤六：参照图5h和5i(图5i是源极结构27所在平面的截面图)所示，除去剩余的光刻胶层31及掩膜层32，以露出第三接触孔22、第四接触孔24及连接槽28的顶端。第三接触孔的顶部开口宽度为w3，第四接触孔24的顶部开口宽度为w4，且w3大于w1，w4大于w2。
示例性地，可通过化学机械研磨(CMP)工艺除去剩余的光刻胶层31及掩膜层32。
步骤七：参照图5j和5k(图5k是源极结构27所在平面的截面图)所示，用导电材料填充连接槽28形成连接结构38，与此同时，填充第一接触孔21与第三接触孔22以形成第一导电接触36，填充第二接触孔23与第四接触孔24以形成第二导电接触37。
示例性地，可通过物理气相沉积(PVD)或原子层沉积(ALD)等方法形成第一导电接触36、第二导电接触37及连接结构38。
需要强调的是，示例1仅示出了采用一个掩膜在同一道工艺中形成第三接触孔22、第四接触孔24及连接槽28的方法，在其它实施例中不限于此，也可以不在同一道工艺中形成这些结构。
图6是根据本公开实施例示出的一种三维存储器100的结构示意图。参照图6所示，三维存储器100包括：
基底，包括：衬底40、位于衬底40上的栅极叠层结构41以及位于第一区域内沿垂直于衬底40的方向延伸的存储串25；栅极叠层结构41包括平行于衬底40的栅极层42；
介质层20，覆盖栅极叠层结构41；
第一导电接触36，位于存储串25上方的介质层20中，包括：第一子导电接触36a与第三子导电接触36b；其中，第一子导电接触36a位于第三子导电接触36b以及存储串25之间，第一子导电接触36a的顶部尺寸，小于第三子导电接触36b的底部尺寸。
示例性地，衬底40可包括：硅(Si)衬底、锗(Ge)衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底等。衬底40上的栅极叠层结构41包括：沿垂直于衬底40的方向交替层叠设置的栅极层42和层间绝缘层43，栅极层42的组成材料可包括钨(W)或多晶硅等导电材料，层间绝缘层43的组成材料可包括硅氧化物等。
示例性地，介质层20的组成材料包括硅氧化物等绝缘材料，第一导电接触36的组成材料包括：钨(W)、银(Ag)、铜(Cu)等金属或多晶硅等。
示例性地，栅极叠层结构41第一区域可包括存储区，包含多个沿垂直于衬底40的方向贯穿栅极叠层结构41的存储串25，第一导电接触36的底部与存储串25的顶部电连接，以将存储串25连接到***电路。
在本公开实施例中，第一导电接触36包括第一子导电接触36a与第三子导电接触36b，第三子导电接触36b位于第一子导电接触36a上方，且第三子导电接触36b的底部尺寸大于第一子导电接触36a的顶部尺寸。由于通过刻蚀形成的孔，通常是孔的顶部尺寸大于孔的底部尺寸，因此第三子导电接触36b的顶部尺寸更大于第一子导电接触36a的顶部尺寸。即通过设置第三子导电接触36b增大了第一导电接触36的顶部尺寸，由此，增大了后续形成于第一导电接触36之上的其它结构(例如过孔)的工艺窗口，减小了其它结构与第一导电接触36出现对位偏差的几率，有利于提高存储器的良率。
在一些实施例中，参照图6所示，三维存储器100还包括：
第二导电接触37，贯穿介质层20，且与栅极层42电连接，包括：第二子导电接触37a与第四子导电接触37b；其中，第二子导电接触37a位于第四子导电接触37b与栅极层之间，第二子导电接触37a的顶部尺寸，小于第四子导电接触37b的底部尺寸。
示例性地，基底还包括与第一区域并列设置的第二区域，第二区域包括栅极叠层结构41的台阶区，具有沿平行于衬底40的方向延伸不同长度的栅极层42，从而形成栅极层42作为台面的台阶，第二导电接触37的底部与栅极层42接触，以将栅极层42连接到***电路。
本公开实施例中，第四子导电接触37b与第三子导电接触37b具有类似的效果，即通过设置第四子导电接触37b增大了第一导电接触37的顶部尺寸。由此，增大了后续形成于第二导电接触37之上的其它结构(例如过孔)的工艺窗口，减小了其它结构与第二导电接触37出现对位偏差的几率，有利于提高存储器的良率。
在一些实施例中，参照图6所示，三维存储器100还包括隔离结构39，位于栅极叠层结构41周围的介质层20中。
示例性地，隔离结构39可以是密封环(Seal Ring)，环绕在栅极叠层结构41的周围，其组成材料可包括导电金属。密封环的作用是避免静电电荷放电对三维存储器器件内部电路造成破坏，并且在切割三维存储器器件时，保护三维存储器器件避免遭受切割应力、湿气入侵。
示例性地，隔离结构39在平行于衬底的截面内的形状可包括：方形、矩形、圆形或椭圆形等。
在一些实施例中，参照图5k所示，三维存储器100还包括：
至少两个贯穿栅极叠层结的源极结构27(图5k只示出了源极结构27的顶部部分)；
连接结构38，位于介质层20中，用于电连接至少两个源极结构27。
示例性地，至少两个源极结构27沿平行于衬底的方向排列在一条直线上，相邻的源极结构27之间被介质层20阻隔，通过连接结构38将相邻的源极结构27电连接。源极结构27与连接结构38的组成材料可包括：钨(W)等导电金属或多晶硅等。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种三维存储器的制作方法，其特征在于，包括：
提供基底；其中，所述基底包括衬底以及位于所述衬底上的栅极叠层结构；所述栅极叠层结构包括平行于所述衬底的栅极层；所述基底还包括位于第一区域内沿垂直于所述衬底的方向延伸的存储串；
形成覆盖所述栅极叠层结构的介质层；
在所述介质层中对准所述存储串的位置，形成暴露所述存储串的第一接触孔；
在所述介质层形成暴露所述栅极层的第二接触孔；
在形成所述第一接触孔之后，在所述栅极叠层结构周围的所述介质层中形成隔离槽；
在所述介质层中形成显露出至少两个源极结构的连接槽，并同时在所述第一接触孔的上部形成第三接触孔，以及在所述第二接触孔的上部形成第四接触孔；其中，所述至少两个源极结构贯穿所述栅极叠层结构，所述第三接触孔顶部的第三开口宽度大于所述第一接触孔顶部的第一开口宽度，所述第四接触孔顶部的第四开口宽度大于所述第二接触孔顶部的第二开口宽度。
2.根据权利要求1所述的方法，其特征在于，所述在所述第一接触孔的上部形成第三接触孔，包括：
刻蚀所述第一接触孔的顶部侧壁的部分所述介质层，并基于所述第一接触孔的形貌形成第三接触孔。
3.根据权利要求2所述的方法，其特征在于，所述在所述第二接触孔的上部形成第四接触孔，包括：
刻蚀所述第二接触孔的顶部侧壁的部分所述介质层，并基于所述第二接触孔的形貌形成第四接触孔。
4.根据权利要求3所述的方法，其特征在于，形成所述连接槽、所述第三接触孔和所述第四接触孔，包括：
在所述介质层上依次形成掩膜层和光刻胶层；
在所述光刻胶层中对应所述第一接触孔的位置、对应所述第二接触孔的位置和对应所述源极结构及相邻所述源极结构之间的所述栅极叠层结构的位置分别形成开口；
基于所述开口依次刻蚀所述掩膜层和所述介质层，以在所述第一接触孔的上部形成所述第三接触孔，在所述第二接触孔的上部形成所述第四接触孔，以及形成显露出所述源极结构的所述连接槽。
5.根据权利要求4所述的方法，其特征在于，所述在所述光刻胶层中对应所述第一接触孔的位置、对应所述第二接触孔的位置和对应所述源极结构及相邻所述源极结构之间的所述栅极叠层结构的位置分别形成开口，包括：
提供掩膜版；其中，所述掩膜版包括对应多个所述开口的图案；
基于所述掩膜版，对所述光刻胶层进行曝光显影，以同时形成所述多个开口。
6.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在向所述连接槽中填充导电材料，以形成电连接所述至少两个源极结构的连接结构；同时，所述导电材料填充所述第一接触孔与所述第三接触孔以形成第一导电接触，所述导电材料填充所述第二接触孔与所述第四接触孔以形成第二导电接触。
7.根据权利要求1所述的方法，其特征在于，在所述介质层形成暴露所述栅极层的第二接触孔的步骤，与在所述栅极叠层结构周围的所述介质层中形成隔离槽的步骤是同时执行的；或者，
在所述介质层形成暴露所述栅极层的第二接触孔的步骤之后，在所述栅极叠层结构周围的所述介质层中形成隔离槽。
8.一种三维存储器，其特征在于，包括：
基底，包括：衬底、位于所述衬底上的栅极叠层结构以及位于第一区域内沿垂直于所述衬底的方向延伸的存储串；所述栅极叠层结构包括平行于所述衬底的栅极层；
介质层，覆盖所述栅极叠层结构；
第一导电接触，位于所述存储串上方的所述介质层中，包括：第一子导电接触与第三子导电接触；其中，所述第一子导电接触位于所述第三子导电接触以及所述存储串之间，所述第一子导电接触的顶部尺寸小于所述第三子导电接触的底部尺寸；
第二导电接触，贯穿所述介质层，且与所述栅极层电连接，包括：第二子导电接触与第四子导电接触；其中，所述第二子导电接触位于所述第四子导电接触与所述栅极层之间，所述第二子导电接触的顶部尺寸小于所述第四子导电接触的底部尺寸；
隔离结构，位于所述栅极叠层结构周围的所述介质层中，其中，用于形成所述第一子导电接触的第一接触孔的形成时刻先于用于形成所述隔离结构的隔离槽的形成时刻；
至少两个贯穿所述栅极叠层结构的源极结构；
连接结构，位于所述介质层中，用于电连接至少两个所述源极结构；其中，用于形成所述第三子导电接触的第三接触孔、用于形成所述第四子导电接触的第四接触孔和用于形成所述连接结构的连接槽是同时形成的。
9.根据权利要求8所述的三维存储器，其特征在于，所述第一导电接触、所述第二导电接触和所述连接结构的材料相同。
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