CN113312304B - 一种互联装置、主板及服务器 - Google Patents

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Abstract

本发明提供了一种互联装置、主板及服务器，该互联装置包括至少两组接口、控制模块。每组接口包含至少一个接口单元；每组接口的至少一个接口单元和芯片模块的至少一个小芯片一一对应；每个接口单元连接对应的小芯片。该控制模块给来自不同组接口中的任意两个接口单元建立链路，使该两个接口单元对应的两个小芯片进行数据传输。在板级实现互联时，只需在电路板内总线互连每个小芯片和互连装置的接口单元即可，无需在板级走线互连每个小芯片和其他的小芯片，减少每个插槽上的引出管脚个数，减少电路板内走线的难度。较少的受芯片模块内部的各种协议的限制，便于扩展到不同类型的芯片模块互联。能够大幅的减小时延，方便编程并保证多路性能。

Description

一种互联装置、主板及服务器
技术领域
本发明涉及计算机技术领域，尤其涉及一种互连装置、主板及服务器。
背景技术
随着芯片的工艺的高速发展，目前芯片的线宽已经在10纳米(nm)以下。这样可以在每个芯片上集成100亿级的晶体管，并在其上放置运算单元、缓存、控制逻辑、高速IO、分布式时钟等多类型模块。这对芯片的设计及验证等都提出严峻的挑战。当前芯片的测试验证往往已经超过芯片设计的时间。芯片的复杂度高以及工艺生产中的不可控因素，意味着芯片一个模块上有瑕疵就会导致整个芯片不良或者降档。
为保证测试流程简单快捷，并且为了保证芯片的较好的良率，一种采用有效划分功能模块的小芯片(Chiplet，有时也可以称为Die)技术应运而生。小芯片技术一定程度上可以缓解上面的技术演进导致的问题。但是Chiplet技术不可避免的需要把一些互联的总线进行分割，会导致外部Chiplet的部件链接时延和带宽与内部总线(Internal Bus，简称IB)等相比都有很大降级。例如X86多路(或者多Socket(插槽))CPU(中央处理器)之间的访问内存的延时是内部延时的2倍以上，有的复杂多路CPU之间的延时可达内部延时的3倍以上。通常Chiplet之间的延迟增大，会导致延迟敏感的应用，例如数据库，大数据计算等，在多路互联时性能损失会更大。或者说即使Socket个数增加，***的性能增加并不明显，反而可能出现性能下降。性能下降的主要原因是这类应用不但是计算密集，内存需求也很大，而且数据相互之间有很强的关联性。极端情况下，使得应用不得不只利用一个插槽(Socket)，而不是整个***多个插槽，否则***性能反而下降。
目前在多Chiplet或多Die芯片互联时，一般需要每个Chiplet和另外一个插槽内的不同Chiplet进行全互联，这样可以保证延时和带宽。但是这样会导致每个插槽上的引出管脚(Pin)成倍增加，如图1所示中的两个Socket总8个Chiplet的情况。在板级实现时会导致布线非常困难，导致电路板的成本大幅度提高。另外可以采用一个Chiplet连接另一个插槽内的某个Chiplet或者Die，利用这个Chiplet作为桥再连接同一个插槽内的其他Chiplet的互联方式，即利用远端Chiplet为桥进行互联的方式，但是该互联方式会导致延迟大幅度提高。
发明内容
本发明提供了一种互联装置、主板及服务器，以降低电路板内走线的难度，提高***的扩展性能，减小时延，方便编程并保证多路性能。
第一方面，本发明提供了一种互联装置，该互联装置包括与至少两个插槽一一对应的至少两组接口、以及控制模块。其中，每个插槽插接一个芯片模块；每个芯片模块中设置有至少一个小芯片，且至少有一个芯片模块为包含有至少两个小芯片的多芯片模块；每组接口包含有至少一个接口单元；每组接口的至少一个接口单元，和该组接口对应的芯片模块中的至少一个小芯片一一对应；每个接口单元连接对应的小芯片。该控制模块用于给来自不同组接口中的任意两个接口单元建立链路，使该两个接口单元对应的两个小芯片进行数据传输。
在上述的方案中，通过互联装置连接插接在不同的插槽上的芯片模块中的小芯片，由互联装置的控制模块给不同的芯片模块中的小芯片建立链路，实现该两个小芯片之间的数据传输。从而在板级实现互联时，只需在电路板内总线互连每个小芯片和互连装置的接口单元即可，无需在板级走线互连每个小芯片和其他的小芯片，减少每个插槽上的引出管脚个数，同时减少电路板内走线的难度，从而减少电路板的加工成本。且通过控制模块控制互联装置内的不同接口单元建立链路进行数据传输，在进行数据传输时，较少的受芯片模块内部的各种协议的限制，从而互联方式具有较强的协议不敏感性，便于扩展到不同类型的芯片模块互联。且来自不同芯片模块中的两个小芯片通过互联装置进行数据传输时，能够进行满带宽传输，相比现有技术中利用远端Chiplet为桥进行互联的方式，本申请的方案能够大幅的减小时延，方便编程并保证多路性能。
在一个具体的实施方式中，每个接口单元包括地址及控制接口和数据接口；其中，地址及控制接口和该接口单元对应的小芯片的地址及控制接口连接，数据接口和该接口单元对应的小芯片的数据接口连接。即将每个接口单元划分为地址及控制接口和数据接口，采用控制地址面与数据面分离的方式，对设备传输协议不敏感，方便采用同样协议的各种高速模块共同形成高性能***。且在具体进行不同芯片模块中的两个小芯片数据传输时，由一个小芯片先将接收端小芯片的地址信息发送给互联装置，由互联装置进行解码和配置链路，同时小芯片准备数据。在小芯片准备好需要发送的数据之后，将数据通过互联装置配置好的链路在第一时间进行传输，减少由于配置链路产生的时延，从而降低整个***的时延。
在一个具体的实施方式中，在来自不同芯片模块中的任意两个小芯片传输数据时，该两个小芯片中的一个小芯片为发送端，另一个为接收端。该控制模块包括存储模块、交叉开关矩阵、地址译码模块和监控模块。其中，存储模块用于存储发送端通过地址及控制接口传输过来的接收端的节点地址信息。交叉开关矩阵与每个数据接口均连接。地址译码模块用于根据节点地址信息，给发送端对应的数据接口和接收端对应的数据接口建立数据链路关系，并将数据链路关系存储到存储模块的缓存队列中。监控模块用于监控交叉开关矩阵中是否存在和缓存队列中的数据链路关系匹配的空闲链路；监控模块还用于在存在匹配的空闲链路时，根据匹配的数据链路关系，控制交叉开关矩阵给发送端对应的数据接口和接收端对应的数据接口建立数据传输链路。即通过存储模块、地址译码模块及监控模块的相互配合，便于及时发现建立好的数据链路关系和空闲链路能够匹配，从而快速的完成数据传输链路配置。
在一个具体的实施方式中，存储模块为静态随机存取存储器，以提高互联模块在配置数据传输链路时的读写速度，从而提高数据传输链路配置效率，降低时延。
第二方面，本发明还提供了一种主板，该主板包括电路板。在电路板上设置有至少两个插槽，在每个插槽中插接有一个芯片模块，其中，每个芯片模块中设置有至少一个小芯片，且至少有一个芯片模块为包含有至少两个小芯片的多芯片模块。在主板上还设置有互联装置。互联装置包括控制模块和至少两组接口。其中，每组接口包含有至少一个接口单元；每组接口的至少一个接口单元，和该组接口对应的芯片模块中的至少一个小芯片一一对应。每个接口单元连接对应的小芯片。控制模块用于给来自不同组接口中的任意两个接口单元建立链路，使该两个接口单元对应的两个小芯片进行数据传输。
在上述的方案中，通过互联装置连接插接在不同的插槽上的芯片模块中的小芯片，由互联装置的控制模块给不同的芯片模块中的小芯片建立链路，实现该两个小芯片之间的数据传输。从而在板级实现互联时，只需在电路板内总线互连每个小芯片和互连装置的接口单元即可，无需在板级走线互连每个小芯片和其他的小芯片，减少每个插槽上的引出管脚个数，同时减少电路板内走线的难度，从而减少电路板的加工成本，降低主板的制造成本。且通过控制模块控制互联装置内的不同接口单元建立链路进行数据传输，在进行数据传输时，较少的受芯片模块内部的各种协议的限制，从而互联方式具有较强的协议不敏感性，便于扩展到不同类型的芯片模块互联。且来自不同芯片模块中的两个小芯片通过互联装置进行数据传输时，能够进行满带宽传输，相比现有技术中利用远端Chiplet为桥进行互联的方式，本申请的方案能够大幅的减小时延，方便编程并保证多路性能。
在一个具体的实施方式中，每个小芯片上设置有地址及控制接口和数据接口，每个接口单元包括地址及控制接口和数据接口。其中，地址及控制接口和该接口单元对应的小芯片的地址及控制接口连接，数据接口和该接口单元对应的小芯片的数据接口连接。即将每个接口单元划分为地址及控制接口和数据接口，采用控制地址面与数据面分离的方式，对设备传输协议不敏感，方便采用同样协议的各种高速模块共同形成高性能***。且在具体进行不同芯片模块中的两个小芯片数据传输时，由一个小芯片先将接收端小芯片的地址信息发送给互联装置，由互联装置进行解码和配置链路，同时小芯片准备数据。在小芯片准备好需要发送的数据之后，将数据通过互联装置配置好的链路在第一时间进行传输，减少由于配置链路产生的时延，从而降低整个***的时延。
在一个具体的实施方式中，来自不同芯片模块中的任意两个小芯片传输数据时候，该两个小芯片中的一个小芯片为发送端，另一个为接收端。控制模块包括存储模块、交叉开关矩阵、地址译码模块和监控模块。其中，存储模块用于存储发送端通过地址及控制接口传输过来的的接收端的节点地址信息。交叉开关矩阵与每个数据接口均连接。地址译码模块用于根据节点地址信息，给发送端对应的数据接口和接收端对应的数据接口建立数据链路关系，并将数据链路关系存储到存储模块的缓存队列中。监控模块用于监控交叉开关矩阵中是否存在和缓存队列中的数据链路关系匹配的空闲链路；该监控模块还用于在存储匹配的空闲链路时，根据匹配的数据链路关系，控制交叉开关矩阵给发送端对应的数据接口和接收端对应的数据接口建立数据传输链路。即通过存储模块、地址译码模块及监控模块的相互配合，便于及时发现建立好的数据链路关系和空闲链路能够匹配，从而快速的完成数据传输链路配置。
在一个具体的实施方式中，每个小芯片中均设置有数据总线，且该数据总线和该小芯片上的地址及控制接口和数据接口均连接。使互联装置对每个小芯片内部的各种协议不敏感，便于扩展到不同类型的芯片模块互联。
在一个具体的实施方式中，芯片模块为中央处理器和/或专用高性能芯片。
在一个具体的实施方式中，该专用高性能芯片为图形处理器(GraphicsProcessing Unit，简称GPU)、人工智能AI(Artificial Intelligence，简称AI芯片)芯片、现场可编程逻辑门阵列(Field Programmable Gate Array，简称FPGA)或专用集成电路(Application Specific Integrated Circuit，简称ASIC)。
第三方面，本发明还提供了一种服务器，该服务器为前述任意一种主板。通过互联装置连接插接在不同的插槽上的芯片模块中的小芯片，由互联装置的控制模块给不同的芯片模块中的小芯片建立链路，实现该两个小芯片之间的数据传输。从而在板级实现互联时，只需在电路板内总线互连每个小芯片和互连装置的接口单元即可，无需在板级走线互连每个小芯片和其他的小芯片，减少每个插槽上的引出管脚个数，同时减少电路板内走线的难度，从而减少电路板的加工成本，降低主板的制造成本。且通过控制模块控制互联装置内的不同接口单元建立链路进行数据传输，在进行数据传输时，较少的受芯片模块内部的各种协议的限制，从而互联方式具有较强的协议不敏感性，便于扩展到不同类型的芯片模块互联。且来自不同芯片模块中的两个小芯片通过互联装置进行数据传输时，能够进行满带宽传输，相比现有技术中利用远端Chiplet为桥进行互联的方式，本申请的方案能够大幅的减小时延，方便编程并保证多路性能。进而降低服务器的成本，降低服务器的时延。
附图说明
图1为现有技术中提供的一种实现全互联的互联示意图；
图2为本发明实施例提供的一种通过互联装置实现全互联的结构框图；
图3为本发明实施例提供的一种不同类型的芯片模块通过互联装置实现互联的结构示意图；
图4为本发明实施例提供的地址控制面与数据面分离实现数据传输的结构框图；
图5为本发明实施例提供的来自不同芯片模块中的两个小芯片实现互联的内部模块路径示意图。
附图标记：
10-互联装置 11-接口单元 111-地址及控制接口 112-数据接口
12-控制模块 121-交叉开关矩阵 122-缓存队列 123-监控模块
20-芯片模块 21-小芯片
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了方便理解本发明实施例提供的互联装置，下面首先说明一下本发明实施例提供的互联装置的应用场景，该互联装置应用于设置有至少两个芯片模块的主板上，用于互联来自不同的芯片模块中的小芯片。下面结合附图对该互联装置进行详细的叙述。
参考图2，本发明实施例提供的互联装置10包括与至少两个插槽一一对应的至少两组接口。其中，每个插槽插接一个芯片模块20，每个芯片模块20中设置有至少一个小芯片21，且至少有一个芯片模块20为包含有至少两个小芯片21的多芯片模块；每组接口包含有至少一个接口单元11；每组接口的至少一个接口单元11，和该组接口对应的芯片模块20中的至少一个小芯片21一一对应；每个接口单元11连接对应的小芯片21。即插槽的个数和芯片模块20的个数相等，每个插槽上插接有一个芯片模块20。每个芯片模块20中均设置有至少一个小芯片21，且存在至少一个芯片模块20为多芯片模块，每个多芯片模块中设置有至少两个小芯片21。互联装置10上的接口组数和芯片模块20的个数相等，每个芯片模块20均对应有一组接口。每个芯片模块20上的小芯片21的个数，和该芯片模块20所对应的一组接口中的接口单元11个数相等。也存在至少一组接口中包含有至少两个接口单元11，和至少一个多芯片模块中的至少两个小芯片21一一对应。每个小芯片21均连接有一个接口单元11。
在具体确定芯片模块20的个数时，该芯片模块20的个数可以为2个、3个、4个、5个、10个等不少于2个的任意值。对应的插槽个数和芯片模块20的个数相等，每个芯片模块20插接在对应的插槽上，实现芯片模块20和电路板内的走线连接。如图2所示出的是两个芯片模块20的互联，如图3所示出的是4个芯片模块20的互联。在确定芯片模块20的类型时，该芯片模块20可以为中央处理器，还可以为专用高性能芯片，还可以使部分的芯片模块20为中央处理器，部分的芯片模块20为专用高性能芯片。其中的专用高性能芯片具体可以为图形处理器、人工智能AI(Artificial Intelligence，简称AI)芯片、现场可编程逻辑门阵列或专用集成电路。更具体的，如图2所示出的是两个中央处理器(CPU0、CPU1)互联，如图3所示出的是两个中央处理器(CPU0、CPU1)、一个图形处理器(GPU0)和一个现场可编程逻辑门阵列(FPGA)共四个芯片模块20互联。当然，该芯片模块20还可以为其他类型的加速卡。在确定每个芯片模块20中所包含的小芯片21的个数时，每个芯片模块20中所包含的小芯片21的个数可以为1个、2个、3个、4个等不少于1的任意值，且存在有至少一个芯片模块20为多芯片模块，该多芯片模块中所包含的小芯片21的个数为2个、3个、4个等不少于2的任意值。
参考图2，该互联装置10还包括控制模块12，该控制模块12用于给来自不同组接口中的任意两个接口单元11建立链路，使该两个接口单元11对应的两个小芯片21进行数据传输。通过互联装置10连接插接在不同的插槽上的芯片模块20中的小芯片21，由互联装置10的控制模块12给不同的芯片模块20中的小芯片21建立链路，实现该两个小芯片21之间的数据传输。从而在板级实现互联时，只需在电路板内总线互连每个小芯片21和互连装置的接口单元11即可，无需在板级走线互连每个小芯片21和其他的小芯片21，减少每个插槽上的引出管脚个数，同时减少电路板内走线的难度，从而减少电路板的加工成本。且通过控制模块12控制互联装置10内的不同接口单元11建立链路进行数据传输，在进行数据传输时，较少的受芯片模块20内部的各种协议的限制，从而互联方式具有较强的协议不敏感性，便于扩展到不同类型的芯片模块20互联。且来自不同芯片模块20中的两个小芯片21通过互联装置10进行数据传输时，能够进行满带宽传输，相比现有技术中利用远端Chiplet为桥进行互联的方式，本申请的方案能够大幅的减小时延，方便编程并保证多路性能。
在具体设置每个接口单元11时，参考图2，每个接口单元11可以包括地址及控制接口111和数据接口112。其中，地址及控制接口111和该接口单元11对应的小芯片21的地址及控制接口连接，数据接口112和该接口单元11对应的小芯片21的数据接口连接。即将每个接口单元11划分为地址及控制接口111和数据接口112，采用控制地址面与数据面分离的方式，对设备传输协议不敏感，方便采用同样协议的各种高速模块共同形成高性能***。且在具体进行不同芯片模块20中的两个小芯片21数据传输时，由一个小芯片21先将接收端小芯片21的地址信息发送给互联装置10，由互联装置10进行解码和配置链路，同时小芯片21准备数据。在小芯片21准备好需要发送的数据之后，将数据通过互联装置10配置好的链路在第一时间进行传输，减少由于配置链路产生的时延，从而降低整个***的时延。应当理解的是，每个接口单元11并不限于上述示出的划分为地址及控制接口111和数据接口112的设置方式，除此之外，还可以采用其他的设置方式。例如，可以将地址及控制接口111和数据接口112合为一个接口，采用将节点地址信息和数据一起发送的数据传输方式。
在具体设置控制模块12时，参考图2及图4，该控制模块12可以包括存储模块(图中未示出)、交叉开关矩阵121、地址译码模块(图中未示出)和监控模块123。为便于描述，在来自不同芯片模块20中的任意两个小芯片21传输数据时，该两个小芯片21中的一个小芯片21定义为发送端，另一个定义为接收端。该控制模块12中的存储模块用于存储发送端通过地址及控制接口111传输过来的接收端的节点地址信息。即在发送端所对应的接口单元11中的地址及控制接口111接收到发送端传输过来的接收端的节点地址信息之后，将该节点地址信息转存到存储模块中，便于后续对该节点地址信息进行解码，和配置出相应的数据链路关系。
参考图4，其中的交叉开关矩阵121与每个数据接口112均连接，便于通过交叉开关矩阵121中的不同节点之间的导通或断开，实现不同的数据接口112之间的互联或断开。该交叉开关矩阵121为现有技术中具有开关选通功能的开关矩阵。
其中的地址译码模块用于根据节点地址信息，给发送端对应的数据接口112和接收端对应的数据接口112建立数据链路关系，并将数据链路关系存储到存储模块的缓存队列122中。即地址译码模块读取并解码存储模块中所存储的节点地址信息，并根据解码节点地址信息后所得到的信息，给发送端对应的数据接口112和接收端对应的数据接口112建立数据链路关系，并将建立好的数据链路关系存储到存储模块的缓存队列122中，进行排队，便于后续根据该建立好的数据链路关系，配置出相应的数据传输链路。
参考图4，其中的监控模块123用于监控交叉开关矩阵121中是否存在和缓存队列122中的数据链路关系匹配的空闲链路；监控模块123还用于在存在匹配的空闲链路时，根据匹配的数据链路关系，控制交叉开关矩阵121给发送端对应的数据接口112和接收端对应的数据接口112建立数据传输链路。即该监控模块123实时监控交叉开关矩阵121中是否存在空闲链路，还实时读取缓存队列122中的建立好的数据链路关系。在发现空闲链路后，实时判断该空闲链路所连接的两个节点，和缓存队列122中所建立好的数据链路关系中的每个数据链路关系中的两个节点是否相同。如果判断结果为相同，即空闲链路中连接的互联的两个小芯片21，和建立好的数据链路关系中的两个小芯片21相同，则视为交叉开关矩阵121中存在和缓存队列122中的数据链路关系匹配的空闲链路。之后，监控模块123根据匹配的数据链路关系，控制交叉开关矩阵121给这两个小芯片21建立数据传输链路，由这两个小芯片21中的发送端向接收端发送数据。具体的，需要在发送端的小芯片21准备好需要发送的数据，并在准备好数据之后，通过配置完成的数据传输链路进行数据传输。通过存储模块、地址译码模块及监控模块123的相互配合，便于及时发现建立好的数据链路关系和空闲链路能够匹配，从而快速的完成数据传输链路配置。应当注意的是，上述仅仅示出了一种控制来自不同接口组的接口单元11建立链路，使该两个接口单元11对应的两个小芯片21进行数据传输的控制方式，除此之外，还可以采用其他能够通过控制不同接口组的接口单元11导通或断开，使两个接口单元11对应的两个小芯片21进行数据传输的方式。
在设置存储模块时，该存储模块可以为静态随机存取存储器，以提高互联装置在配置数据传输链路时的读写速度，从而提高数据传输链路配置效率，降低时延。应当理解的是，该存储模块并不限于上述示出的静态随机存取存储器，除此之外，还可以采用其他的存储介质作为存储模块。
另外，该互联装置并不限于采用电路形成的电路模块，除此之外，还可以采用光模块作为互联装置。
通过互联装置10连接插接在不同的插槽上的芯片模块20中的小芯片21，由互联装置10的控制模块12给不同的芯片模块20中的小芯片21建立链路，实现该两个小芯片21之间的数据传输。从而在板级实现互联时，只需在电路板内总线互连每个小芯片21和互连装置的接口单元11即可，无需在板级走线互连每个小芯片21和其他的小芯片21，减少每个插槽上的引出管脚个数，同时减少电路板内走线的难度，从而减少电路板的加工成本。且通过控制模块12控制互联装置10内的不同接口单元11建立链路进行数据传输，在进行数据传输时，较少的受芯片模块20内部的各种协议的限制，从而互联方式具有较强的协议不敏感性，便于扩展到不同类型的芯片模块20互联。且来自不同芯片模块20中的两个小芯片21通过互联装置10进行数据传输时，能够进行满带宽传输，相比现有技术中利用远端Chiplet为桥进行互联的方式，本申请的方案能够大幅的减小时延，方便编程并保证多路性能。
另外，本发明实施例还提供了一种主板，该主板包括电路板(图中未示出)。该电路板具体可以为印刷电路板，作为设置各个器件的载体，同时通过其内的走线实现不同器件之间的互联。参考图2及图3，在电路板上设置有至少两个芯片模块20，具体设置时，在电路板上设置有至少两个插槽，在每个插槽中插接有一个芯片模块20。其中，每个芯片模块20中设置有至少一个小芯片21，且至少有一个芯片模块20为包含有至少两个小芯片21的多芯片模块，每个多芯片模块中设置有至少两个小芯片21。即插槽的个数和芯片模块20的个数相等。每个插槽上插接有一个芯片模块20。
在具体确定芯片模块20的个数时，该芯片模块20的个数可以为2个、3个、4个、5个、10个等不少于2个的任意值。对应的插槽个数和芯片模块20的个数相等，每个芯片模块20插接在对应的插槽上，实现芯片模块20和电路板内的走线连接。如图2所示出的是两个芯片模块20的互联，如图3所示出的是4个芯片模块20的互联。在确定芯片模块20的类型时，该芯片模块20可以为中央处理器，还可以为专用高性能芯片，还可以使部分的芯片模块20为中央处理器，部分的芯片模块20为专用高性能芯片。其中的专用高性能芯片具体可以为图形处理器、人工智能AI(Artificial Intelligence，简称AI芯片)芯片、现场可编程逻辑门阵列或专用集成电路。更具体的，如图2所示出的是两个中央处理器(CPU0、CPU1)互联，如图3所示出的是两个中央处理器(CPU0、CPU1)、一个图形处理器(GPU0)和一个现场可编程逻辑门阵列(FPGA)共四个芯片模块20互联。当然，该芯片模块20还可以为其他类型的加速卡。在确定每个芯片模块20中所包含的小芯片21的个数时，每个芯片模块20中所包含的小芯片21的个数可以为2个、3个、4个等不少于2的任意值，且存在有至少一个芯片模块20为多芯片模块，该多芯片模块中所包含的小芯片21的个数为2个、3个、4个等不少于2的任意值。
参考图2，在主板上还设置有互联装置10。该互联装置10包括至少两组接口。每组接口包含有至少一个接口单元11；每组接口的至少一个接口单元11，和该组接口对应的芯片模块20中的至少一个小芯片21一一对应。每个接口单元11连接对应的小芯片21。即互联装置10上的接口组数和芯片模块20的个数相等，每个芯片模块20均对应有一组接口。每个芯片模块20上的小芯片21的个数，该芯片模块20所对应的一组接口中的接口单元11个数相等。也存在至少一组接口中包含有至少两个接口单元11，和至少一个多芯片模块中的至少两个小芯片21一一对应。每个小芯片21均连接有一个接口单元11。
如图2所示，该互联装置10还包括控制模块12，控制模块12用于给来自不同组接口中的任意两个接口单元11建立链路，使该两个接口单元11对应的两个小芯片21进行数据传输。通过互联装置10连接插接在不同的插槽上的芯片模块20中的小芯片21，由互联装置10的控制模块12给不同的芯片模块20中的小芯片21建立链路，实现该两个小芯片21之间的数据传输。从而在板级实现互联时，只需在电路板内总线互连每个小芯片21和互连装置的接口单元11即可，无需在板级走线互连每个小芯片21和其他的小芯片21，减少每个插槽上的引出管脚个数，同时减少电路板内走线的难度，从而减少电路板的加工成本，降低主板的制造成本。且通过控制模块12控制互联装置10内的不同接口单元11建立链路进行数据传输，在进行数据传输时，较少的受芯片模块20内部的各种协议的限制，从而互联方式具有较强的协议不敏感性，便于扩展到不同类型的芯片模块20互联。且来自不同芯片模块20中的两个小芯片21通过互联装置10进行数据传输时，能够进行满带宽传输，相比现有技术中利用远端Chiplet为桥进行互联的方式，本申请的方案能够大幅的减小时延，方便编程并保证多路性能。
在具体设置每个接口单元11时，参考图2，每个小芯片21上可以设置有地址及控制接口111和数据接口112，每个接口单元11可以包括地址及控制接口111和数据接口112。其中，地址及控制接口111和该接口单元11对应的小芯片21的地址及控制接口连接，数据接口112和该接口单元11对应的小芯片21的数据接口连接。即将每个接口单元11划分为地址及控制接口111和数据接口112，采用控制地址面与数据面分离的方式，对设备传输协议不敏感，方便采用同样协议的各种高速模块共同形成高性能***。且在具体进行不同芯片模块20中的两个小芯片21数据传输时，由一个小芯片21先将接收端小芯片21的地址信息发送给互联装置10，由互联装置10进行解码和配置链路，同时小芯片21准备数据。在小芯片21准备好需要发送的数据之后，将数据通过互联装置10配置好的链路在第一时间进行传输，减少由于配置链路产生的时延，从而降低整个***的时延。
在具体设置每个小芯片21上的地址及控制接口和数据接口时，参考图5，每个小芯片21中均设置有数据总线，可以使该数据总线和该小芯片21上的地址及控制接口和数据接口均连接。使互联装置10对每个小芯片21内部的各种协议不敏感，便于扩展到不同类型的芯片模块20互联。
应当理解的是，每个接口单元11并不限于上述示出的划分为地址及控制接口111和数据接口112的设置方式，除此之外，还可以采用其他的设置方式。例如，可以将地址及控制接口111和数据接口112合为一个接口，采用将节点地址信息和数据一起发送的数据传输方式。
在具体设置控制模块12时，参考图2及图4，该控制模块12可以包括存储模块(图中未示出)、交叉开关矩阵121、地址译码模块(图中未示出)和监控模块123。为便于描述，在来自不同芯片模块20中的任意两个小芯片21传输数据时，该两个小芯片21中的一个小芯片21定义为发送端，另一个定义为接收端。该控制模块12中的存储模块用于存储发送端通过地址及控制接口111传输过来的接收端的节点地址信息。即在发送端所对应的接口单元11中的地址及控制接口111接收到发送端传输过来的接收端的节点地址信息之后，将该节点地址信息转存到存储模块中，便于后续对该节点地址信息进行解码，和配置出相应的数据链路关系。
参考图4，其中的交叉开关矩阵121与每个数据接口112均连接，便于通过交叉开关矩阵121中的不同节点之间的导通或断开，实现不同的数据接口112之间的互联或断开。该交叉开关矩阵121为现有技术中具有开关选通功能的开关矩阵。
其中的地址译码模块用于根据节点地址信息，给发送端对应的数据接口112和接收端对应的数据接口112建立数据链路关系，并将数据链路关系存储到存储模块的缓存队列122中。即地址译码模块读取并解码存储模块中所存储的节点地址信息，并根据解码节点地址信息后所得到的信息，给发送端对应的数据接口112和接收端对应的数据接口112建立数据链路关系，并将建立好的数据链路关系存储到存储模块的缓存队列122中，进行排队，便于后续根据该建立好的数据链路关系，配置出相应的数据传输链路。
如图4所示，其中的监控模块123用于监控交叉开关矩阵121中是否存在和缓存队列122中的数据链路关系匹配的空闲链路；该监控模块123还用于在存储匹配的空闲链路时，根据匹配的数据链路关系，控制交叉开关矩阵121给发送端对应的数据接口112和接收端对应的数据接口112建立数据传输链路。即该监控模块123实时监控交叉开关矩阵121中是否存在空闲链路，还实时读取缓存队列122中的建立好的数据链路关系。在发现空闲链路后，实时判断该空闲链路所连接的两个节点，和缓存队列122中所建立好的数据链路关系中的每个数据链路关系中的两个节点是否相同。如果判断结果为相同，即空闲链路中连接的互联的两个小芯片21，和建立好的数据链路关系中的两个小芯片21相同，则视为交叉开关矩阵121中存在和缓存队列122中的数据链路关系匹配的空闲链路。之后，监控模块123根据匹配的数据链路关系，控制交叉开关矩阵121给这两个小芯片21建立数据传输链路，由这两个小芯片21中的发送端向接收端发送数据。具体的，需要在发送端的小芯片21准备好需要发送的数据，并在准备好数据之后，通过配置完成的数据传输链路进行数据传输。通过存储模块、地址译码模块及监控模块123的相互配合，便于及时发现建立好的数据链路关系和空闲链路能够匹配，从而快速的完成数据传输链路配置。应当注意的是，上述仅仅示出了一种控制来自不同接口组的接口单元11建立链路，使该两个接口单元11对应的两个小芯片21进行数据传输的控制方式，除此之外，还可以采用其他能够通过控制不同接口组的接口单元11导通或断开，使两个接口单元11对应的两个小芯片21进行数据传输的方式。
在设置存储模块时，该存储模块可以为静态随机存取存储器，以提高互联模块在配置数据传输链路时的读写速度，从而提高数据传输链路配置效率，降低时延。应当理解的是，该存储模块并不限于上述示出的静态随机存取存储器，除此之外，还可以采用其他的存储介质作为存储模块。
下面结合图2、图4及图5，说明主要的数据通信场景。在应用时，主要的数据通信场景有广播查询和定向数据查询。首先介绍广播查询的具体实现方式。
假设图2中的左边的芯片模块20中的小芯片Die0作为广播查询的发起方，需要查询***内的最新数据。小芯片Die0通过芯片模块20内部的互联方式对同一芯片模块20中的其他小芯片Die1、Die2、Die3进行广播查询，其按照现有技术中的常规方式进行查询。小芯片Die0通过本申请提供的互联装置10对不同芯片模块20中的其他的小芯片Die4、Die5、Die6、Die7进行广播查询。在具体查询时，首先小芯片Die0需要通过其对应的地址及控制接口111向互联装置10发送小芯片Die4、Die5、Die6、Die7的节点地址信息，同时准备需要查询的数据信息，例如需求的数据地址信息等。互联装置10在接收到小芯片21Die0发送过来的节点地址信息后，转存到存储模块中。由译码模块进行解码，并分别建立Die0—Die4、Die0—Die5、Die0—Die6、Die0—Die7的数据链路关系，之后将所建立的数据链路关系转存到缓存队列122中。同时监控模块123查询交叉开关矩阵121中的链接状态。若存在某个空闲链路，假如Die0和Die6之间的链路为空闲链路，那么配置Die0—Die6的数据传输链路，将Die0对应的数据接口112和Die6对应的数据接口112导通。在Die0完成查询信息的准备之后，通过Die0—Die6的数据传输链路将查询信息发送给Die6进行查询。若恰好Die6有需要查询的最新的数据，则通过建立好的Die0—Die6的数据传输链路，将最新的数据传递给Die0。若Die6没有最新的数据，则标记本次查询完成。按照上述方式，依次分别完成Die4、Die5、Die7的数据查询。
下面介绍另一种常见的通信应用场景—定向数据查询。假定Die0向Die7查询数据，且Die7正好有该查询的最新数据。首先小芯片Die0需要过其对应的地址及控制接口111向互联装置10发送小芯片Die7的节点地址信息，同时准备需要查询位于小芯片Die7上的查询数据所在的地址信息等。在互联装置10配置好相应的数据传输链路后，小芯片Die0将准备好的需要查询的位于小芯片Die7上的查询数据所在的地址信息数据通过互联装置10发送给小芯片Die7。此时，参考图5，基本的传输路径为Die0的核Core00->Die0的内部总线IB0->Die0的IB0跨插槽访问接口->互联装置10上Die0对应的数据接口112->互连装置上Die7对应的数据接口112->Die7的IB7跨插槽访问接口->Die7的内部总线IB7->Die7的内存或缓存。在小芯片,Die7接收到查询数据所在的地址信息数据后，根据该查询数据所在的地址信息数据，读取相关查询数据，并通过配置好的Die0—Die7数据传输链路，将查询数据传输给小芯片Die0，完成本次定向查询。需要说明的是，图5中的Core00、Core0n分别表示小芯片Die0中不同的核(Core)，Core70、Core7n分别表示小芯片Die7中不同的核(Core)。
另外，该互联装置并不限于采用电路形成的电路模块，除此之外，还可以采用光模块作为互联装置。
通过互联装置10连接插接在不同的插槽上的芯片模块20中的小芯片21，由互联装置10的控制模块12给不同的芯片模块20中的小芯片21建立链路，实现该两个小芯片21之间的数据传输。从而在板级实现互联时，只需在电路板内总线互连每个小芯片21和互连装置的接口单元11即可，无需在板级走线互连每个小芯片21和其他的小芯片21，减少每个插槽上的引出管脚个数，同时减少电路板内走线的难度，从而减少电路板的加工成本，降低主板的制造成本。且通过控制模块12控制互联装置10内的不同接口单元11建立链路进行数据传输，在进行数据传输时，较少的受芯片模块20内部的各种协议的限制，从而互联方式具有较强的协议不敏感性，便于扩展到不同类型的芯片模块20互联。且来自不同芯片模块20中的两个小芯片21通过互联装置10进行数据传输时，能够进行满带宽传输，相比现有技术中利用远端Chiplet为桥进行互联的方式，本申请的方案能够大幅的减小时延，方便编程并保证多路性能。
再者，本发明实施例还提供了一种服务器，该服务器为前述任意一种主板。通过互联装置连接插接在不同的插槽上的芯片模块中的小芯片，由互联装置的控制模块给不同的芯片模块中的小芯片建立链路，实现该两个小芯片之间的数据传输。从而在板级实现互联时，只需在电路板内总线互连每个小芯片和互连装置的接口单元即可，无需在板级走线互连每个小芯片和其他的小芯片，减少每个插槽上的引出管脚个数，同时减少电路板内走线的难度，从而减少电路板的加工成本，降低主板的制造成本。且通过控制模块控制互联装置内的不同接口单元建立链路进行数据传输，在进行数据传输时，较少的受芯片模块内部的各种协议的限制，从而互联方式具有较强的协议不敏感性，便于扩展到不同类型的芯片模块互联。且来自不同芯片模块中的两个小芯片通过互联装置进行数据传输时，能够进行满带宽传输，相比现有技术中利用远端Chiplet为桥进行互联的方式，本申请的方案能够大幅的减小时延，方便编程并保证多路性能。进而降低服务器的成本，降低服务器的时延。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种互联装置，其特征在于，包括：
与至少两个插槽一一对应的至少两组接口；其中，每个插槽插接一个芯片模块；每个芯片模块中设置有至少一个小芯片，且至少有一个芯片模块为包含有至少两个小芯片的多芯片模块；每组接口包含有至少一个接口单元；每组接口的至少一个接口单元，和该组接口对应的芯片模块中的至少一个小芯片一一对应；每个接口单元连接对应的小芯片；
控制模块，用于给来自不同组接口中的任意两个接口单元建立链路，使该两个接口单元对应的两个小芯片进行数据传输。
2.如权利要求1所述的互联装置，其特征在于，每个接口单元包括地址及控制接口和数据接口；其中，所述地址及控制接口和该接口单元对应的小芯片的地址及控制接口连接，所述数据接口和该接口单元对应的小芯片的数据接口连接。
3.如权利要求2所述的互联装置，其特征在于，在来自不同芯片模块中的任意两个小芯片传输数据时，该两个小芯片中的一个小芯片为发送端，另一个为接收端；
所述控制模块包括：
存储模块，用于存储所述发送端通过所述发送端对应接口单元中的地址及控制接口传输过来的所述接收端的节点地址信息；
与每个接口单元中的数据接口均连接的交叉开关矩阵；
地址译码模块，用于根据所述节点地址信息，给所述发送端对应接口单元中的数据接口和所述接收端对应接口单元中的数据接口建立数据链路关系，并将所述数据链路关系存储到所述存储模块的缓存队列中；
监控模块，用于监控所述交叉开关矩阵中是否存在和所述缓存队列中的数据链路关系匹配的空闲链路；还用于在存在匹配的空闲链路时，根据匹配的数据链路关系，控制所述交叉开关矩阵给所述发送端对应接口单元中的数据接口和所述接收端对应接口单元中的数据接口建立数据传输链路。
4.如权利要求3所述的互联装置，其特征在于，所述存储模块为静态随机存取存储器。
5.一种主板，其特征在于，包括：
电路板；
设置在所述电路板上的至少两个插槽；
插接在每个插槽上的芯片模块，其中，每个芯片模块中设置有至少一个小芯片，且至少有一个芯片模块为包含有至少两个小芯片的多芯片模块；
设置在所述主板上的互联装置，包括：
与所述至少两个插槽一一对应的至少两组接口；其中，每组接口包含有至少一个接口单元；每组接口的至少一个接口单元，和该组接口对应的芯片模块中的至少一个小芯片一一对应；每个接口单元连接对应的小芯片；
控制模块，用于给来自不同组接口中的任意两个接口单元建立链路，使该两个接口单元对应的两个小芯片进行数据传输。
6.如权利要求5所述的主板，其特征在于，每个小芯片上设置有地址及控制接口和数据接口，每个接口单元包括地址及控制接口和数据接口；
其中，所述地址及控制接口和该接口单元对应的小芯片的地址及控制接口连接，所述数据接口和该接口单元对应的小芯片的数据接口连接。
7.如权利要求6所述的主板，其特征在于，来自不同芯片模块中的任意两个小芯片传输数据时，该两个小芯片中的一个小芯片为发送端，另一个为接收端；
所述控制模块包括：
存储模块，用于存储所述发送端通过所述发送端对应接口单元中的地址及控制接口传输过来的所述接收端的节点地址信息；
与每个接口单元中的数据接口均连接的交叉开关矩阵；
地址译码模块，用于根据所述节点地址信息，给所述对应接口单元中的数据接口和所述接收端对应接口单元中的数据接口建立数据链路关系，并将所述数据链路关系存储到所述存储模块的缓存队列中；
监控模块，用于监控所述交叉开关矩阵中是否存在和所述缓存队列中的数据链路关系匹配的空闲链路；还用于在存在匹配的空闲链路时，根据匹配的数据链路关系，控制所述交叉开关矩阵给所述发送端对应接口单元中的数据接口和所述接收端对应接口单元中的数据接口建立数据传输链路。
8.如权利要求6所述的主板，其特征在于，每个小芯片中均设置有数据总线，且所述数据总线与该小芯片上的地址及控制接口和数据接口均连接。
9.如权利要求5所述的主板，其特征在于，所述芯片模块为中央处理器和/或专用高性能芯片。
10.一种服务器，其特征在于，包括如权利要求5～9任一项所述的主板。
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