CN113302716A - 针对3d nand集成具有改善的蚀刻选择性的氮化物膜 - Google Patents

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Abstract

提供了一种在氧化物层上沉积氮化物层以形成氧化物‑氮化物堆叠件的方法。该方法包含：将惰性气体供应至支撑具有所述氧化物层的衬底的等离子体增强化学气相沉积(PECVD)反应器中。然后，向所述PECVD反应器的电极提供功率，所述功率被配置成激励等离子体。接着，使反应物气体流入所述PECVD反应器。所述反应物气体包含第一体积百分比的氨气(NH3)、第二体积百分比的氮气(N2)、第三体积百分比的硅烷(SiH4)和第四体积百分比的氧化剂。所述氧化剂的所述第四体积百分比为至少0.5％的体积百分比且小于约8％的体积百分比。然后，持续使所述反应物气体流入所述PECVD反应器中，直到确定所述氮化物层在所述氧化物层上达到目标厚度为止。

Description

针对3D NAND集成具有改善的蚀刻选择性的氮化物膜
技术领域
本发明实施方案涉及半导体设备的制造方法和***，尤其涉及用于3D NAND存储器结构的制造的具有改善的选择性和性能的膜的形成方法。
背景技术
随着时间的推移，对更高性能组件的需求相应地引起了对更多存储器的需求。为了满足该需求，半导体制造技术开发了增加存储器结构密度的方法。传统上，存储器结构是在二维(2D)存储器阵列中制造的。这些存储器结构性能良好，但在特定芯片区域中所能放置的存储器设备的数量的制造限制终究会到达。为了克服这种限制，设计和制造技术已被用来构建出三维(3D)的存储器阵列。今日，这些三维(3D)的存储器阵列被称为垂直型NAND或3D-NAND的存储器结构。3D-NAND结构依赖于沉积氧化物/氮化物/氧化物/氮化物(ONON)的交替层以形成模型堆叠件。在这样的模型堆叠件中，氮化物最终会被剥离且被钨取代以形成字线。一个典型的替换栅极3D-NAND模型堆叠件中所使用的氮化物膜通常在等离子体增强化学气相沉积(PECVD)反应器中利用硅烷(SiH4)、氨(NH3)和氮(N2)而沉积。
这些氮化物膜倾向于具有较高数量的氢(H)并且倾向于具有较高密度。这将影响氮化物膜的干式蚀刻速率并且导致诸如条纹和带有弓形CD的柱孔之类的问题。具有较高数量的氢(H)的影响导致了后续处理步骤中对于氢(H)的除气操作，进而导致了不符期望的集成效果。具有较高数量的氢(H)的膜在后续的退火过程中也会因氢(H)的释放而改变应力。此外，氮化物膜往往具有较高的面内位移(IPD：in plane displacement)，这给光刻步骤中所实施的扫描仪中的校正带来了挑战。还应理解的是，ONON模型堆叠件的整体IPD主要决定于氮化物膜的IPD。单位膜的IPD的任何微小变化都会对氮化物层的整体堆叠件的IPD膜均匀度(NU％)产生很大影响，因此在设备的栅极长度的限定上起着非常重要的作用且影响着3D-NAND设备的阈值电压(Vt)。
本发明实施方案系于此背景下完成。
发明内容
本发明的实施方案涉及用于形成材料层的改善技术，其可用于ONON模型堆叠件的形成中，所述ONON模型堆叠件用于制造3D-NAND存储器设备。在一实施方案中，本文中所描述的实施方案涉及ONON模型堆叠件的氮化物层的形成的改善。该改善涉及在沉积处理中独特地调整氮化物膜的方式。广义而言，氮化物膜的调整是通过在形成氮化物层所使用的反应物中添加受控制量的氧化剂来实施。氮化物膜经调整后的结果降低了氮化物膜的氢含量，同时让3D-NAND模型堆叠件能够改善干式蚀刻的选择性、改善面内位移(IPD)以及改善不均匀性。在一实施方案中，所添加的氧化剂可通过任何含氧的气体或液体物质流来提供。示例性的氧化剂可包含氧气(O2)、二氧化碳(CO2)、一氧化二氮(N2O)或其他含氧(O)的供应源。此外，在氮化物层形成过程中作为调整剂的氧化剂也可以是在ONON(氧化物/氮化物/氧化物/氮化物)的3D-NAND堆叠件中通常用来沉积氧化物层的氧化剂。
用氧化剂来调节ONON模型堆叠件的氮化物层形成的方法是违反直觉的。也就是说，氧化剂通常是在ONON模型堆叠件中用于沉积氧化物，并且在氮化物层的湿法去除过程中，氧化物层需要具有相对于氮化物层的选择性。如果这个选择性平衡的改变太大或不足，将会损害3D-NAND堆叠件形成时去除氮化物的处理效果。因而，本文中所描述的实施方案提供了一种在氮化物层的形成中施加氧化剂的控制和调整方式，其不会破坏氮化物层的基本性质，也因此不会破坏或损害相对于氧化物的选择性。
在一实施方案中，公开了一种在氧化物层上沉积氮化物层以形成氧化物-氮化物堆叠件的方法。该方法包含：将惰性气体供应至支撑具有所述氧化物层的衬底的等离子体增强化学气相沉积(PECVD)反应器中。然后，向所述PECVD反应器的电极提供功率，所述功率被配置成激励等离子体。接着，使反应物气体流入所述PECVD反应器。所述反应物气体包含第一体积百分比的氨气(NH3)、第二体积百分比的氮气(N2)、第三体积百分比的硅烷(SiH4)和第四体积百分比的氧化剂。所述氧化剂的所述第四体积百分比为至少0.5％的体积百分比且小于约8％的体积百分比。然后，持续使所述反应物气体流入所述PECVD反应器中，直到确定所述氮化物层在所述氧化物层上达到目标厚度为止。
本领域技术人员在阅读整个说明书和权利要求后将可理解这些以及其他的优点。
附图说明
图1是一处理流程图，其描绘了一种用于形成3D-NAND的至少一部分以及与之对应的ONON模型堆叠件的方法的操作。
图2、3、4A和4B分别是图案化方法中的衬底的示意图，其在ONON模型堆叠件中使用经调整的氮化物层。
图5A和图5B示意了3D-NAND的形成过程中所使用的图案化。
图6和图7分别描绘了示例性的工具配置，其可用于制造半导体衬底以及在一实施方案中沉积根据一实施方案调整过的氮化物层。
具体实施方式
本公开内容的实施方案提供了用于实现对3D-NAND模型堆叠件中使用的氮化物层的形成进行调整的制造方法。该调整是通过对于在氮化物层的沉积过程中设定将会添加的氧化剂的量来实现。所设定的氧化剂的量以实现氮化物层性能的改善为目标。氮化物层的性能表现在干式蚀刻的选择性改善、面内位移(IPD)改善、不均匀性的减少以及氮化物膜内氢含量的降低。
在下面的说明中，许多具体细节被阐述，以提供对所呈现的实施方案的彻底理解。公开的实施方案可以在没有这些具体细节的部分或全部的情况下实施。在其它情况下，公知的处理操作没有进行详细说明，以避免不必要地使本公开的实施方案不清楚。虽然所公开的实施方案将结合具体的实施方案进行说明，但应理解，这并不意在限制本公开的实施方案。
下文公开的实现方式描述了在诸如晶片、衬底或者其他工件之类的衬底上的材料的沉积。所述工件可以是各种形状、尺寸和材料。在本申请中，术语“半导体晶片”、“晶片”、“衬底”、“晶片衬底”和“部分制造的集成电路”可互换使用。
在一实施方案中，氮化物膜是通过在用于沉积氮化物层的同一等离子体增强化学气相沉积(PECVD)的室内添加少量的氧化剂来调整。在一实施方案中，氮化物层是由硅烷(SiH4)、氨气(NH3)和氮气(N2)的混合物形成的。例如，PECVD反应器是通过先期流入氩气(Ar)和氮气(N2)以及供应功率以激励等离子体而运行。当等离子体被点燃后，硅烷(SiH4)、氨气(NH3)和氮气(N2)的混合物便被导入室内。在一实施方案中，氨气(NH3)的体积百分比为约50％，而氮气(N2)的体积百分比为约42％至48％，且硅烷(SiH4)的体积百分比为约2％至8％。氨气(NH3)、氮气(N2)和硅烷(SiH4)的混合物被认为是形成ONON堆叠件的沉积氮化物膜的反应物。现在，除了这些反应物外，本公开内容的一实施方案教导了通过添加氧化剂来调整氮化物层的组成。在一实施方案中，所添加的氧化剂的百分比量为反应物中的硅烷(SiH4)的百分比量级。在一实施方案中，氨气(NH3)的百分比为约50％、氮气(N2)的百分比为约45％、硅烷(SiH4)的百分比为约2％，且氧化剂例如一氧化二氮(N2O)的量为约3％。应可理解的是，50％体积比的氨气(NH3)可以上下变动10％，而45％体积比的氮气(N2)也可以上下变动10％。
如前所述，氧化剂可以是任何含有氧的气体或液体。作为示例的氧化剂因此应包含O2、CO2、N2O以及任何其他含氧的气体或液体或形成ONON模型堆叠件的氧化物层时会用到的氧化剂。因此，例如，就ONON模型堆叠件的各个氮化物层沉积时所供应的反应物的整体体积而言，氧化剂如以体积计量，约相同于或稍大于硅烷(SiH4)的体积。在一实施方案中，所添加的氧化剂的体积百分比小于用于沉积氮化物层所加入的反应物的体积的约8％。在另一实施方案中，所添加的氧化剂的体积百分比小于用于沉积氮化物层所加入的反应物的体积的约5％。应理解的是，在沉积氮化物层的反应物中加入的氧化剂的量应该要足以造成前述的显著益处，包含从氮化物层的组成中减少氢的含量。因此，所添加的氧化剂的调整考虑了在整体反应物中添加至少约0.5％体积比的氧化剂，而在另一实施方案中，则在整体反应物中添加至少约1％体积比的氧化剂，但小于整体反应物的体积的约8％。为了清楚说明起见，所述的整体反应物意指在等离子体反应器中形成ONON模型堆叠件内的氮化物层时所需的气体。
根据一实施方案，在氮化物层的沉积过程中添加氧化剂的处理减少了氮化物膜的密度而将其往氧化物移动，且这样做减少了氮化物膜中的整体氢含量。形成的氮化物层在经检测后确认了氮化物膜中氢含量的减少，而该检测显示了氮化物膜中的应力变动在退火处理后减少了。
此外，根据一实施方案，在形成的经调整的氮化物层的测试中，调整后的氮化物层的氢含量的减少是能被确认的。例如，没有经过氧化剂添加物调整的氮化物层的折射率约为1.9。氧化物层(例如其用于ONON模型堆叠件)的折射率约为1.5。氧化物层被认为具有极少的氢成分或不具有氢，而未经调整的氮化物层具有氢。在以氧化物的调整添加物所形成的氮化物层的检测中，所观察到的是折射率降至1.84至1.88之间。结果，这将改善在3D-NAND结构形成时的干式蚀刻速率的控制。此外，在退火步骤中，氢将被释放，而这改变了氮化物膜的应力状态，使得氮化物膜更具拉伸性。所以，经调整后的氮化物层内的氢密度的减少将使应力变化减小。
此外，未经过调整的氮化物膜在本质上比氧化物膜更具有拉伸性。因而，氧化物膜相比于未经过前述的氧化剂调整过的氮化物膜更具有压缩性。因此，基于用一定量的氧化剂所形成的经调整的氮化物层的经验测试，可以发现所形成的氮化物层更具有压缩性。然而，对于用于制造3D-NAND的ONON堆叠件来说，最佳的是氮化物层保持在更具有拉伸性，而不是像氧化物层那样具压缩性。因此，在一实施方案中，当使用氧化剂进行氮化物层的沉积时，在沉积的过程中进行了所供应的功率的调整。在一实施方案中，该功率的调整包含了减少约10-20％的功率水平。在一些实施方案中，供应给PECVD反应器的功率水平相比于进行未接收氧化剂的氮化物层的沉积时所供应给PECVD反应器的功率水平减少了至少有5％。例如，对于通常供应4500瓦特的***来说，所减少的功率可以是1000瓦特的等级，也就是说只供应3500瓦特。这种在经一定量氧化剂调整的氮化物层的沉积过程中的功率减少有助于让氮化物层变得更具拉伸性，由此抵消氮化物层变为更具压缩性的倾向(例如，添加氧化剂但不将功率向下调节)。
在一实施方案中，通过以氧化剂和减少的功率来调整氮化物层，从测试中可以发现氮化物层的成长率增加了至少2-10％以上。这对于和制造3D-NAND存储器结构的相关处理来说，这可视为有利于提升生产量。
经调整的氮化物层的另一个效益是，被减少的密度将改善膜的干式蚀刻速率，因而减少柱型剖面中条纹/弯曲的发生。如前所述，经调整的氮化物膜的IPD也因少量氧化剂掺杂物的添加(例如小于反应物体积的约8％)而显著地改善了。因此，这改善了整体模型堆叠件的IPD且将改善氮化物层的沉积处理的覆盖余量。如同前面也提到的，氧化剂的添加也改善了整个膜的不均匀性(NU％)，而这将使得能进行更严格的栅极长度控制且最后导向阈值电压控制的改善。
在进行氮化物层的沉积过程中通过添加氧化剂来调整氮化物层的一些额外的示例性的优点包含：(a)在氮化物层反应物中掺杂氧气来调整折射率和降低氮化物层的膜密度；(b)使氮化物层具有较低的IPD；(c)减少氮化物层的整体不均匀性：(d)促成低氢含量，进而改善热稳定性；以及(e)相比于无掺杂氧的氮化物层的沉积，提高膜的沉积率。这些只是在3D-NAND设备的ONON模型结构制造时所使用的氮化物层的形成过程中将氧化剂掺入反应物的一些优点的示例。因而，以掺有少量氧化剂的反应物制造氮化物层的实施过程中可能发现的其他益处并未因上面的列举而穷尽。
下面的表A提供了未经调整的氮化物层和经调整的氮化物层的比较。如同本文中所描述的，经调整的氮化物层是通过将少量的氧化剂添加于供应至用来沉积氮化物的PECVD反应器的反应物中所形成的。这里所使用的少量的氧化剂是指介于用来沉积氮化物层的整体反应物的体积的约0.5％至约8％之间。在另一实施方案中，少量的氧化剂是指介于用来沉积氮化物层的整体反应物的体积的约1％至约5％之间。在又一实施方案中，少量的氧化剂是指约相同于或稍多于用来沉积氮化物层的反应物中的硅烷(SiH4)的体积量。例如，硅烷的体积可以是约4％，而氧化剂的体积可以是约4％。在第二实施方案中，硅烷的体积可以是约2％，而氧化剂的体积可以是约3％。在该第二实施方案中，3％是比2％多三分之一，但3％和2％的体积两者相比于用来沉积经调整的氮化物层的反应物的所有体积都是相对地小的。在一实施方案中，取决于应用上的需要，也可改变相对于氧化剂而稍小的硅烷的量。
这里所显示的数值仅供比较用，是对沉积在半导体晶片上的氮化物层进行测试后所测得。这些测得的数值会根据例如温度、压力、功率、时间、流速、和/或其他配方条件之类的其他可控参数而变化。尽管如此，就已实施的测试来看，这些示例的益处相比于ONON模型堆叠件中所使用的未经调整或传统的氮化物层明显具有许多的改善。
表A
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后续的描述提供了和存储器设备制造有关的额外信息，所描述的氮化物层是以上述的方式调整。因此，为了对3D-NAND结构的处理提供更多的背景信息，将参照图1至图7。应理解的是，就氮化物膜102的制作而言，各实施方案包含了通过添加少量氧化剂来调整氮化物层的沉积处理。
图1示出了根据用于形成3D NAND结构的方法执行的操作的工艺流程图。在操作182中，提供衬底。在多种实施方案中，衬底是半导体衬底。衬底可以是硅晶片，例如200mm晶片、300mm晶片或450mm晶片，包括具有沉积在上面的一层或多层材料(例如电介质、导电材料或半导电材料)的晶片。在图2中提供示例性衬底100作为示意图。
返回图1，在操作184中，在衬底上沉积交替的氧化物和氮化物膜的膜堆叠件。在多种实施方案中，沉积的氧化物层是氧化硅层。在多种实施方案中，所沉积的氮化物层为通过加入氧化剂于用于沉积氮化物的反应物中而调整的氮化硅层。如前所述，除了添加少量的氧化剂到形成氮化物的反应物中，还可将功率降低以使氮化物层更具拉伸性。即，由于氧化剂被认为会使调整过的氮化物层更具压缩性，因此将供应至反应器的功率降低将有助于将氮化物层转换为更具拉伸性或者至少具有与未掺杂有氧化剂的氮化物材料一样的拉伸性。
在一些实施方案中，每个氧化物层和氮化物层被沉积到大约相同的厚度，例如介于约10nm和约100nm之间，或者约
Figure BDA0003154485220000081
可以在介于约室温和约600℃之间的沉积温度下沉积氧化物层。应当理解，如本文所使用的“沉积温度”(或“衬底温度”)是指在沉积期间保持衬底的基座所设定的温度。
可以使用任何合适的技术沉积用于形成交替氧化物和氮化物膜堆叠件的氧化物层和氮化物层，合适的技术例如原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或溅射。在多种实施方案中，通过PECVD沉积氧化物层和氮化物层。
膜堆叠件可包括48至512层交替的氧化物层和氮化物层，由此每个氧化物层或氮化物层构成一层。包括交替的氧化物层和氮化物层的膜堆叠件可以称为ONON堆叠件。
图3示出了衬底100的示例性示意图，在衬底100上沉积有交替氧化物(101)和氮化物(102)膜。注意，虽然图3中所示的结构示出了首先沉积氧化物，然后依次沉积氮化物、氧化物、氮化物等，但可首先沉积氮化物然后依次沉积氧化物、氮化物、氧化物等。
在沉积ONON堆叠件之后，可以在衬底中蚀刻沟道(图3中未示出)。随后，参考图1，在操作186中，在衬底上形成阶梯图案。这里提到的“阶梯图案”包括两个或更多个台阶，每个台阶包括氧化物层和氮化物层。应当理解，每组氧化物层和氮化物层的顶层可以是用于形成在阶梯中的台阶的氧化物或氮化物。在多种实施方案中，阶梯图案包括介于24个到256个之间的台阶。可以使用各种图案化技术形成阶梯图案。例如，一种技术可以包括在衬底上沉积牺牲层并掩蔽衬底的区域以蚀刻每组氧化物层和氮化物层以形成阶梯。
图4A提供了衬底100的示例，衬底100包括氧化物(111)和氮化物(112)层的阶梯图案，在最顶部的氮化物层上具有硬掩模110。尽管图4A示出了阶梯图案的四个台阶，但是应该理解，阶梯图案可以具有介于24个到256个之间的台阶。每个台阶包括氮化物层和氧化物层，并且如图4A中所示的距离d可以在约150nm和约1000nm之间，例如约500nm。每个台阶的从台阶上方的台阶的边缘向外延伸的区域可以被称为“垫板”。
出于讨论的目的，衬底的以下讨论和随后的示意图将包括如图4B中所示的半视图199。
在图1的操作188中，在衬底上沉积氧化物。在多种实施方案中，该氧化物与在ONON堆叠件中沉积的氧化物可以具有相同的组成。在多种实施方案中，在衬底上沉积的氧化物在与用于在ONON堆叠件中沉积氧化物层的沉积温度不同的沉积温度下沉积。沉积温度可以介于室温和约600℃之间。随后在沉积氧化物之后将竖直缝隙蚀刻到衬底中。
图5A示出了示例性衬底100，其包括沉积在衬底上的ONON阶梯、硬掩模110和氧化物122。图5B示出了衬底100的在蚀刻竖直缝隙130之后的侧视图。
在操作190中，相对于衬底上的氧化物选择性地蚀刻氮化物。蚀刻可以使用选择性干法蚀刻工艺进行，例如通过将衬底暴露于以下气体中的任何一种或多种进行：氯(Cl2)、氧(O2)、氧化亚氮(N2O)、四氟甲烷(CF4)、四氟化硫(SF4)、二氧化碳(CO2)、氟甲烷(CH3F)、三氟化氮(NF3)、氮(N2)、氢(H2)、氨(NH3)、甲烷(CH4)、六氟化硫(SF6)、氩(Ar)、硫化羰(COS)、二硫化碳(CS2)、硫化氢(H2S)和一氧化氮(NO)。该操作从ONON堆叠件去除氮化物层，使得蚀刻物质流入竖直缝隙并选择性地蚀刻氮化物。应当理解，选择性蚀刻涉及以比蚀刻第二材料的速率更快的速率蚀刻第一材料。例如，相对于氧化物选择性地蚀刻氮化物意味着以比蚀刻氧化物的速率更快的速率蚀刻氮化物。使用湿法蚀刻工艺选择性地蚀刻氮化物，例如通过将衬底暴露于磷酸(H3PO4)和/或稀释的氢氟酸(“DHF”)或这些溶液的混合物进行。
在操作192中，将钨沉积到衬底的间隙中以形成钨字线。可以通过任何合适的技术(例如ALD、CVD、PEALD和/或PECVD)沉积钨。在一些实施方案中，在沉积主体钨之前沉积阻挡层和/或钨成核层。在操作194中，竖直蚀刻氧化物以形成通孔。可以通过使用暴露于以下气体中的一种或多种干法蚀刻来蚀刻氧化物：O2、Ar、C4F6、C4F8、SF6、CHF3和CF4。在操作196中，将钨沉积在通孔中以与钨字线形成互连。利用氧化剂调整氮化物层的创新性一般只会用在氧化物层而不是在氮化物层中。例如，在氮化物的沉积过程使用氧化剂会被认为是有风险的，因这会降低在移除氮化物的过程中氧化物和氮化物之间的选择性。然而，如前所述，通过使用少量氧化剂可以建立起平衡使得形成的氮化物层得到许多的益处。如上所述，这些益处包含了IPD的改善、低的氢含量以及通过减少NU％而导致的改善。此外，在提供了易于蚀刻而具有较低条纹的膜的同时也改善了设备的成本和可靠度，且整个堆叠件将具有可控的蚀刻轮廓。
图6和图7显示了可用于处理和沉积经调整的氮化物层的装置结构的示例。图6描绘了具有处理室主体1802的原子层沉积(ALD)和/或化学气相沉积(CVD)处理站1800的实施方案的示意图，处理室主体1802用于维持低压环境。多个处理站1800可被包括在共同的低压处理工具环境中。例如，图7描绘了多站处理工具1900的一个实施方案。在一些实施方案中，ALD处理站1800的一个或多个硬件参数(包括在下面详细讨论的那些参数)可以由一个或多个计算机控制器1850以编程方式进行调整。
处理站1800与反应物输送***1801a流体连通，以用于将处理气体输送到分配喷头1806。反应物输送***1801a包括混合容器1804，混合容器1804用于混合和/或调节处理气体，例如硅前体气体、或第二反应气体(例如，含碳反应物)，以输送到喷头1806。一个或多个混合容器入口阀1820可以控制将处理气体引入混合容器1804。等离子体也可以被输送到喷头1806或者可以在处理站1800中产生。反应物输送***1801a可以配置成输送处理气体，以用于在处理站1800中提供的衬底上沉积含碳封装层。
作为示例，图6的实施方案包括汽化点1803，用于汽化待供应到混合容器1804的液体反应物。在一些实施方案中，汽化点1803可以是加热汽化器。由这种汽化器产生的饱和反应物蒸气可能在下游输送管道中冷凝。不相容的气体暴露于冷凝的反应物可能会产生小颗粒。这些小颗粒可能堵塞管路、妨碍阀门操作、污染衬底等等。解决这些问题的一些方法涉及清扫和/或排空输送管道以去除残余反应物。但是，清扫输送管道可能会增加处理站循环时间，降低处理站的生产量。因此，在一些实施方案中，汽化点1803下游的输送管道可以被热追踪。在一些示例中，混合容器1804也可以被热追踪。在一个非限制性示例中，汽化点1803下游的管道在混合容器1804处具有从大约100℃延伸到大约150℃的增加的温度分布。
在一些实施方案中，液体前体或液体反应物可在液体注射器处被汽化。例如，液体注射器可将液体反应物的脉冲注入到混合容器上游的载气流中。在一实施方案中，液体注射器可通过使液体从较高压力闪蒸至较低压力而使反应物汽化。在另一示例中，液体注射器可以将液体雾化成分散的微滴，随后在加热的输送管中汽化。较小的液滴会比较大的液滴蒸发得快，从而减少了液体注入和完全汽化之间的延迟。更快的蒸发可以减少汽化点1803下游的管道的长度。在一种情况下，液体注射器可以直接安装到混合容器1804。在另一种情况下，液体注射器可以直接安装到喷头1806。
在一些实施方案中，可以提供汽化点1803上游的液体流量控制器(LFC)，用于控制液体的质量流量以用于汽化和输送至处理处理站1800。例如，LFC可以包括位于LFC下游的热质量流量计(MFM)。LFC的柱塞阀然后可以响应于与MFM电通信的比例-积分-微分(PID)控制器提供的反馈控制信号进行调节。但是，使用反馈控制可能需要一秒或更长时间来稳定液体流量。这可能会延长液体反应物的投配时间。因此，在一些实施方案中，LFC可以在反馈控制模式和直接控制模式之间动态地切换。在一些实施方案中，这可以通过禁用LFC的感测管和PID控制器来执行。
喷头1806将处理气体分配到衬底1812。在图6所示的实施方案中，衬底1812位于喷头1806下方并且示出为搁置在基座1808上。喷头1806可以具有任何合适的形状，并且可以具有任何合适的用于将处理气体分配到衬底1812的端口的数量和布置。
在一些实施方案中，可以升高或降低基座1808以将衬底1812暴露于衬底1812和喷头1806之间的体积。应理解，在一些实施方案中，基座高度可以由合适的计算机控制器1850以编程方式进行调整。
在另一种情况下，调节基座1808的高度可以使得在等离子体被点燃的实施方案中，在处理中的等离子体激活循环期间能改变等离子体密度。在处理阶段结束时，基座1808可在另一衬底传送阶段期间降低以允许从基座1808去除衬底1812。
在一些实施方案中，基座1808可以通过加热器1810进行温度控制。在一些实施方案中，基座1808可以被加热到至少约250℃的温度，或者在一些实施方案中，低于约300℃，如在公开的实施方案中所述，在沉积氮化硅膜期间，加热到例如约250℃。在一些实施方案中，基座设定在介于约50℃和约300℃之间的温度，例如介于约200℃和约275℃之间的温度。在一些实施方案中，基座设定在介于约50℃和约300℃之间的温度。在一些实施方案中，基座设定在介于约200℃和约275℃之间的温度。
此外，在一些实施方案中，对处理站1800的压力控制可由蝶形阀1818提供。如图6的实施方案所示，蝶形阀1818节流由下游真空泵(未示出)提供的真空。然而，在一些实施方案中，还可以通过改变引入处理站1800的一种或多种气体的流速来调节对处理站1800的压力控制。
在一些实施方案中，喷头1806的位置可以相对于基座1808进行调节，以改变衬底1812和喷头1806之间的体积。此外，应理解的是，基座1808和/或喷头1806的垂直位置可以通过本公开范围内的任何合适的机制来改变。在一些实施方案中，基座1808可以包括用于旋转衬底1812的方位的旋转轴线。应理解的是，在一些实施方案中，这些示例性调整中的一个或多个可以由一个或多个合适的计算机控制器1850以编程方式执行。
在可以如上所讨论使用等离子体的一些实施方案中，喷头1806和基座1808与射频(RF)电源1814和匹配网络1816电连接，以为等离子体供电。在一些实施方案中，可以通过控制处理站压力、气体浓度、RF源功率、RF源频率和等离子体功率脉冲定时中的一个或多个来控制等离子体能量。例如，RF电源1814和匹配网络1816可以以任何合适的功率运行以形成具有期望组成的自由基物质的等离子体。合适的功率的示例包含在上文中。类似地，RF电源1814可以提供任何合适频率的RF功率。在一些实施方案中，RF电源1814可以被配置为独立于彼此地控制高频和低频RF电源。示例性低频RF频率可以包括但不限于0kHz和500kHz之间的频率。示例性高频RF频率可以包括但不限于1.8MHz与2.45GHz之间的频率，或者大于约13.56MHz，或者大于27MHz，或者大于180MHz，或者大于60MHz。应该理解的是，可以离散地或连续地调制任何合适的参数以为表面反应提供等离子体能量。
在一些实施方案中，等离子体可以由一个或多个等离子体监控器原位监测。在一种情况下，等离子体功率可以由一个或多个电压传感器、电流传感器(例如，VI探头)来监测。在另一种情况下，可以通过一个或多个光发射光谱传感器(OES)来测量等离子体密度和/或处理气体浓度。在一些实施方案中，一个或多个等离子体参数可以基于来自这种原位等离子体监控器的测量而被编程地调整。例如，OES传感器可以用在反馈回路中以提供对等离子体功率的编程控制。应该理解的是，在一些实施方案中，可以使用其他监控器来监控等离子体和其他处理特性。这种监控器可以包括但不限于红外(IR)监控器、声音监控器和压力传感器。
在一些实施方案中，可以经由输入/输出控制(IOC)排序指令来提供用于控制器1850的指令。在一个示例中，用于设置处理阶段的条件的指令可以被包括在处理配方的对应配方阶段中。在某些情况下，处理配方阶段可以被顺序排列，使得处理阶段的所有指令与该处理阶段同时执行。在一些实施方案中，用于设置一个或多个反应器参数的指令可以被包括在配方阶段中。例如，第一配方阶段可以包括用于设定惰性气体和/或反应物气体(例如，诸如硅前体之类的第一前体)的流率的指令、用于设定载气的流率的指令(如氩气)以及用于第一配方阶段的时间延迟指令。随后的第二配方阶段可包括用于调制或停止惰性气体和/或反应物气体的流率的指令以及用于调制载气或清扫气体的流率的指令以及用于第二配方阶段的时间延迟指令。第三配方阶段可以包括用于调制诸如含碳反应物之类的第二反应物气体的流率的指令、用于调制载气或清扫气体的流率的指令以及用于第三配方阶段的时间延迟指令。随后的第四配方阶段可包括用于调制或停止惰性气体和/或反应物气体的流率的指令、以及用于调制载气或清扫气体的流率的指令以及用于第四配方阶段的时间延迟指令。应该理解，在本公开的实施方案的范围内，这些配方阶段可以以任何合适的方式被进一步细分和/或重复。
如上所述，一个或多个处理站可被包括在多站处理工具中。图7示出了具有入站装载锁1902和出站装载锁1904的多站处理工具1900的实施方案的示意图，所述入站装载锁1902和出站装载锁1904中的任一个或两个可以包括远程等离子体源。在大气压力下的机械手1906被配置为将晶片从通过晶舟(pod)1908装载的盒子经由大气端口1910移动到入站装载锁1902中。在入站装载锁1902中机械手1906将晶片放置在基座1912上，大气端口1910关闭，并且入站装载锁1902被抽空。在入站装载锁1902包括远程等离子体源的情况下，晶片在被引入到处理室1914中之前可以暴露于装载锁中的远程等离子体处理。此外，晶片还可以在入站装载锁1902中加热，例如用于去除湿气和吸附的气体。接下来，打开通向处理室1914的室输送端口1916，并且另一机械手(未示出)将晶片放入反应器中在反应器中示出的第一站的基座上以进行处理。虽然图19中描绘的实施方案包括装载锁，但是应该理解，在一些实施方案中，可以使晶片直接进入处理站。
所描绘的处理室1914包括四个处理站，在图7所示的实施方案中编号为1到4。每个站具有加热的基座(针对站1以1918示出)和气体管线入口。应该理解，在一些实施方案中，每个处理站可以用于不同的或多个目的。例如，在一些实施方案中，处理站可以在ALD和等离子体增强ALD处理模式之间切换。
另外地或替代地，在一些实施方案中，处理室1914可以包括一个或多个匹配的成对的ALD和等离子体增强的ALD处理站。虽然所描绘的处理室1914包括四个站，但应理解，根据本发明的处理室可具有任何合适数目的站。例如，在一些实施方案中，处理室可具有五个或更多个站，而在其他实施方案中，处理室可具有三个或更少的站。
图7描绘了用于在处理室1914内传送晶片的晶片处理***1990的实施方案。在一些实施方案中，晶片处理***1990可以在各个处理站之间和/或在处理站与装载锁之间传送晶片。应理解，可以采用任何合适的晶片处理***。非限制性示例包括晶片传送带和晶片处理机械手。图7还描绘了用于控制处理工具1900的处理条件和硬件状态的***控制器1950的实施方案。***控制器1950可以包括一个或多个存储器设备1956、一个或多个大容量存储装置1954以及一个或多个处理器1952。处理器1952可以包括CPU或计算机、模拟和/或数字输入/输出连接件、步进电机控制器板等。
在一些实施方案中，***控制器1950控制处理工具1900的所有活动。***控制器1950执行存储在大容量存储装置1954中、装载到存储器设备1956中并在处理器1952上执行的***控制软件1958。替代地，控制逻辑可以在控制器1950中被硬编码。专用集成电路、可编程逻辑器件(例如现场可编程门阵列或FPGA)等等可以用于这些目的。在下面的讨论中，凡是使用“软件”或“编码”的地方，都可以在其中使用功能上可比较的硬编码逻辑。***控制软件1958可以包括用于控制定时、气体混合物、气体流量、室和/或站压力、室和/或站温度、晶片温度、目标功率水平、RF功率水平、衬底基座、卡盘和/或感测器位置以及由处理工具1900执行的特定处理的其他参数。***控制软件1958可以以任何适当的方式来配置。例如，可以写入各种处理工具组件子例程或控制对象来控制用于执行各种处理工具处理的处理工具组件的操作。***控制软件1958可以用任何合适的计算机可读编程语言编码。
在一些实施方案中，***控制软件1958可以包括用于控制上述各种参数的输入/输出控制(IOC)排序指令。在一些实施方案中，可以采用存储在与***控制器1950相关联的大容量存储装置1954和/或存储器设备1956上的其他计算机软件和/或程序。用于此目的的程序或程序段的示例包括衬底定位程序、处理气体控制程序、压力控制程序、加热器控制程序和等离子体控制程序。
衬底定位程序可以包括用于处理工具部件的程序代码，其用于将衬底装载到基座1918上并控制衬底与处理工具1900的其他部分之间的间隔。
处理气体控制程序可以包括代码，所述代码用于控制气体组成(例如，如本文所述的硅前体气体、含碳气体、载气和清扫气体)和流率，并且可选地用于使气体在沉积之前流入一个或多个处理站以稳定处理站中的压力。压力控制程序可以包括用于通过调节例如处理站的排放***中的节流阀、进入处理站的气流等来控制处理站中的压力的代码。
加热器控制程序可以包括用于控制流向用于加热衬底的加热单元的电流的代码。替代地，加热器控制程序可以控制传热气体(例如氦气)向衬底的输送。根据本文的实施方案，等离子体控制程序可以包括用于设置施加到一个或多个处理站中的处理电极的RF功率水平的代码。
根据本文的实施方案，压力控制程序可以包括用于保持反应室中的压力的代码。
在一些实施方案中，可以存在与***控制器1950相关联的用户界面。用户界面可以包括显示屏、装置和/或处理条件的图形软件显示器、以及诸如定点装置、键盘、触摸屏、麦克风等用户输入装置。
在一些实施方案中，由***控制器1950调节的参数可涉及处理条件。非限制性示例包括处理气体组成和流率、温度、压强、等离子体条件(例如，RF偏置功率水平)等。这些参数可以以配方的形式提供给用户，配方可以利用所述用户界面输入。
用于监控处理的信号可以由***控制器1950的模拟和/或数字输入连接件从各种处理工具传感器提供。用于控制处理的信号可以通过处理工具1900的模拟和数字输出连接件输出。可被监控的处理工具传感器的非限制性示例包括质量流量控制器、压力传感器(例如压力计)、热电偶等等。经适当编程的反馈和控制算法可以与来自这些传感器的数据一起使用，以保持处理条件。
***控制器1950可以提供用于实现上述沉积过程的程序指令。程序指令可以控制诸如DC功率水平、RF偏置功率水平、压力、温度等各种处理参数。根据本文描述的各种实施方案，指令可以控制参数以操作膜堆叠件的原位沉积。
***控制器1950通常将包括一个或多个存储器设备以及被配置为执行指令的一个或多个处理器，使得该装置将执行根据所公开的实施方案的方法。包含根据所公开的实施方案的用于控制处理操作的指令的机器可读介质可以耦合到***控制器1950。
在一些实现方式中，***控制器1950是***的一部分，该***的一部分可以是上述示例的一部分。这样的***可以包括半导体处理装置，半导体处理装置包括一个或多个加工工具、一个或多个室、用于处理的一个或多个平台、和/或特定的处理部件(晶片基座、气体流动***等)。这些***可与电子器件集成，以便在半导体晶片或衬底的处理之前、期间或之后控制这些***的操作。电子器件可以被称为“控制器”，其可以控制一个或多个***的各种组件或子部分。根据处理要求和/或***的类型，***控制器1950可以被编程，以控制本发明所公开的处理中的任何一些，包括控制处理气体的输送、温度的设置(例如，加热和/或冷却)、压力的设置、真空的设置、功率的设置、射频(RF)产生器的设置、RF匹配电路的设置、频率的设置、流率的设置、流体输送的设置、位置和操作的设置、晶片的进出工具和其他传送工具和/或连接到特定***的或与特定***接口的装载锁的传送。
从广义上讲，***控制器1950可以被定义为接收指令、发出指令、控制操作、使能清洁操作、使能终点测量等的具有各种集成电路、逻辑、存储器、和/或软件的电子器件。该集成电路可以包括固件形式的存储程序指令的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片和/或执行程序指令(例如，软件)的一个或多个微处理器或微控制器。程序指令可以是与各种单个的设置(或程序文件)形式的***控制器1950通信的指令，该设置定义在半导体晶片上或用于半导体晶片或向***进行特定处理的操作参数。在一些实施方案中，所述操作参数可以是由工艺工程师定义的以完成晶片的一个或多个(种)层、材料、金属、氧化物、硅、硅氧化物、表面、电路和/或管芯的制造过程中的一个或多个处理步骤的配方的一部分。
在一些实现方式中，***控制器1950可以是与***集成、耦合或者说是通过网络连接***或它们的组合的计算机的一部分或者与该计算机耦合。例如，***控制器1950可以在“云端”或者是晶片厂(fab)主机***的全部或一部分，它们可以允许远程访问晶片处理。计算机可以启用对***的远程访问以监测制造操作的当前处理，检查过去的制造操作的历史，检查多个制造操作的趋势或性能标准，改变当前处理的参数，设置处理步骤以跟随当前的处理或者开始新的处理。在一些示例中，远程计算机(例如，服务器)可以通过网络给***提供处理配方，网络可以包括本地网络或互联网。远程计算机可以包括允许输入或编程参数和/或设置的用户界面，这些输入或编程参数和/或设置然后从远程计算机传送到***。在一些示例中，***控制器1950接收数据形式的指令，这些指令指明在一个或多个操作期间将要执行的每个处理步骤的参数。应当理解，这些参数可以针对将要执行的处理类型以及工具类型，***控制器1950被配置成与该工具类型接口或控制该工具类型。因此，如上所述，***控制器1950可以例如通过包括一个或多个分立的控制器而分布，这些分立的控制器通过网络连接在一起并且朝着共同的目标(例如，本发明所述的处理和控制)工作。用于这些目的的分布式控制器的示例可以是与一个或多个远程集成电路(例如，在平台水平或作为远程计算机的一部分)通信的室内的一个或多个集成电路，它们结合以控制室内处理。
示例的***可以包括但不限于，等离子体蚀刻室或模块、沉积室或模块、旋转冲洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、化学气相沉积(CVD)室或模块、原子层沉积(ALD)室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、轨道室或模块、以及在半导体晶片的制造和/或制备中可以关联上或使用的任何其他的半导体处理***。
如上所述，根据工具将要执行的一个或多个处理步骤，***控制器1950可以与一个或多个其他的工具电路或模块、其他工具组件、组合工具、其他工具界面、相邻的工具、邻接工具、位于整个工厂中的工具、主机、另一个控制器、或者在将晶片的容器往来于半导体制造工厂中的工具位置和/或装载口搬运的材料搬运中使用的工具通信。
本文描述的装置/处理可以与光刻图案化工具或处理结合使用，例如用于制造或制备半导体器件、显示器、LED、光伏板等。典型地，但不必需地，这样的工具/处理将被用于或者在共同的制造设施中一起进行。光刻图案化膜通常包括以下操作中的一些或全部，每种操作可用多个可能的工具实现：(1)使用旋涂或喷涂工具在工件(即衬底)上涂覆光致抗蚀剂；(2)使用热板或炉或UV固化工具固化光致抗蚀剂；(3)用诸如晶片步进机之类的工具将光致抗蚀剂暴露于可见光或UV或X射线光；(4)使抗蚀剂显影以选择性地去除抗蚀剂，从而使用诸如湿台之类的工具对其进行图案化；(5)通过使用干式或等离子体辅助蚀刻工具将抗蚀剂图案转移到底层膜或工件中；以及(6)使用诸如RF或微波等离子体抗蚀剂剥离器之类的工具去除抗蚀剂。
本文描述的蚀刻操作(例如用于蚀刻氮化物或氧化物的蚀刻操作)可以在任何合适的处理室中执行。在一些实施方案中，可以在感应耦合等离子体(ICP)反应器中蚀刻衬底。
尽管为了清楚理解的目的已经相当详细地描述了前述实施方案，但是显然可以在所附权利要求的范围内实施某些改变和修改。应该注意的是，实现这些实施方案的工艺、***和装置有很多替代方式。因此，本文的实施方案被认为是说明性的而不是限制性的，并且实施方案并不限于本文给出的细节。

Claims (16)

1.一种在氧化物层上沉积氮化物层以形成氧化物-氮化物堆叠件的方法，其包含：
将惰性气体供应至支撑具有所述氧化物层的衬底的等离子体增强化学气相沉积(PECVD)反应器中；
向所述PECVD反应器的电极提供功率，所述功率被配置成激励等离子体；
使反应物气体流入所述PECVD反应器，所述反应物气体包含第一体积百分比的氨气(NH3)、第二体积百分比的氮气(N2)、第三体积百分比的硅烷(SiH4)和第四体积百分比的氧化剂，其中所述氧化剂的所述第四体积百分比为至少0.5％的体积百分比且小于约8％的体积百分比；以及
持续使所述反应物气体流入所述PECVD反应器中，直到确定所述氮化物层在所述氧化物层上达到目标厚度为止。
2.根据权利要求1所述的方法，其中所述硅烷(SiH4)的所述第三体积百分比约相同于或略小于所述氧化剂的所述第四体积百分比。
3.根据权利要求2所述的方法，其中所述氨气(NH3)的所述第一体积百分比为约50％、所述氮气(N2)的所述第二体积百分比为约45％、所述硅烷(SiH4)的所述第三体积百分比为约2％，且所述氧化剂的所述第四体积百分比为约3％。
4.根据权利要求1所述的方法，其还包含：当包含所述氧化剂作为用于沉积所述氮化物层的所述反应物气体的所述第四体积百分比时，降低提供至所述PECVD反应器的所述功率的功率水平，其中当未包含所述氧化剂作为所述反应物气体的所述第四体积百分比时，不降低所述功率水平。
5.根据权利要求1所述的方法，其中包含所述第四体积百分比的所述氧化剂帮助减少了所述氮化物层中的氢含量。
6.根据权利要求1所述的方法，其中包含所述第四体积百分比的所述氧化剂增加了所述氮化物层的干式蚀刻速率。
7.根据权利要求1所述的方法，其中包含所述第四体积百分比的所述氧化剂增加了所述氮化物层的沉积速率。
8.根据权利要求1所述的方法，其中包含所述第四体积百分比的所述氧化剂减少了所述氮化物层的折射率。
9.根据权利要求1所述的方法，其中包含所述第四体积百分比的所述氧化剂减少了所述氮化物层的应力(MPa)。
10.根据权利要求1所述的方法，其中包含所述第四体积百分比的所述氧化剂减少了所述氮化物层的面内位移(IPD)。
11.根据权利要求1所述的方法，其中包含所述第四体积百分比的所述氧化剂改善了所述氧化物-氮化物堆叠件的覆盖控制。
12.根据权利要求1所述的方法，其中包含所述第四体积百分比的所述氧化剂减少了所述氮化物层的不均匀性。
13.根据权利要求1所述的方法，其中所述氧化剂的所述第四体积百分比可调整为介于约0.5％的体积百分比和小于约8％的体积百分比之间。
14.根据权利要求1所述的方法，其中所述氧化剂是氧气(O2)、二氧化碳(CO2)或一氧化二氮(N2O)中的一者。
15.根据权利要求1所述的方法，其中所述氧化物-氮化物堆叠件包含多层堆叠的所述氧化物层和所述氮化物层，其中各个所述氮化物层系使用所述氧化剂而形成。
16.根据权利要求1所述的方法，所述多层堆叠的所述氧化物层和所述氮化物层被使用在3D-NAND存储器的制造中。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI742902B (zh) * 2020-10-30 2021-10-11 台灣奈米碳素股份有限公司 利用電漿輔助原子層沉積技術製造半導體裝置的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
WO2013123143A1 (en) * 2012-02-14 2013-08-22 Novellus Systems, Inc. Silicon nitride films for semiconductor device applications
CN105914146A (zh) * 2015-02-23 2016-08-31 朗姆研究公司 用于在蚀刻氮化硅时实现超高选择比的方法
US20170316988A1 (en) * 2012-11-08 2017-11-02 Novellus Systems, Inc. Methods for depositing films on sensitive substrates

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101078719B1 (ko) * 2007-07-03 2011-11-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7678715B2 (en) * 2007-12-21 2010-03-16 Applied Materials, Inc. Low wet etch rate silicon nitride film
US8741394B2 (en) * 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
KR20130025207A (ko) * 2011-09-01 2013-03-11 삼성전자주식회사 반도체 장치 및 그의 형성방법
US10134757B2 (en) * 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
WO2013123143A1 (en) * 2012-02-14 2013-08-22 Novellus Systems, Inc. Silicon nitride films for semiconductor device applications
CN104220637A (zh) * 2012-02-14 2014-12-17 诺发***公司 用于半导体器件应用的氮化硅膜
US20170316988A1 (en) * 2012-11-08 2017-11-02 Novellus Systems, Inc. Methods for depositing films on sensitive substrates
CN105914146A (zh) * 2015-02-23 2016-08-31 朗姆研究公司 用于在蚀刻氮化硅时实现超高选择比的方法

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