CN113299660A - 三维存储器器件及其制造方法 - Google Patents

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CN113299660A CN202110564211.8A CN202110564211A CN113299660A CN 113299660 A CN113299660 A CN 113299660A CN 202110564211 A CN202110564211 A CN 202110564211A CN 113299660 A CN113299660 A CN 113299660A
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郑存甫
杨丰诚
王圣祯
邱于建
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Abstract

提供一种三维存储器器件及一种三维存储器器件的制造方法。所述三维存储器器件包括第一堆叠结构及第二堆叠结构、隔离柱、栅极介电层、沟道层及导电柱。堆叠结构在侧向上彼此间隔开。堆叠结构分别包括交替堆叠的绝缘层与导电层。隔离柱在堆叠结构之间在侧向上延伸。隔离柱进一步突出到堆叠结构中，且堆叠结构之间的空间被划分成单元区。栅极介电层分别形成在单元区中的一者中，且覆盖堆叠结构的相对侧壁及隔离柱的侧壁。沟道层分别覆盖栅极介电层中的一者的内表面。导电柱各别地位于单元区内，且在侧向上被沟道层环绕。

Description

三维存储器器件及其制造方法
技术领域
本揭露是涉及一种三维储存器器件及其制造方法。
背景技术
在过去数十年中，对数据储存不断增长的需求带来非易失性存储器的不断发展，以及非易失性存储器中的单元从单级单元(single-level cells，SLCs)发展到多级单元(multi-level cells，MLCs)。然而，这些解决方案受到二维设计的限制。非易失性存储器中的所有单元在一串列(string)中彼此相邻排列成行，但是只有一层单元。这最终限制了非易失性存储器所能提供的容量。
三维存储器是一种解决非易失性存储器的储存容量的一些问题的新进展。通过垂直地堆叠单元，可显著增加储存容量，而不会明显增加非易失性存储器的占用面积。然而，从二维设计到三维设计的进展过程中可能伴随着一些问题(例如包括单元间的干扰)。
发明内容
在本公开的方面中，提供一种三维存储器器件。所述三维存储器器件包括：第一堆叠结构及第二堆叠结构，形成在衬底上且沿着第一方向在侧向上彼此间隔开，其中所述第一堆叠结构包括交替堆叠在所述衬底上的多个第一绝缘层与多个第一导电层，且所述第二堆叠结构包括交替堆叠在所述衬底上的多个第二绝缘层与多个第二导电层；多个隔离柱，在所述衬底上沿着垂直方向延伸，且沿着所述第一方向在所述第一堆叠结构与所述第二堆叠结构之间延伸，其中所述多个隔离柱进一步突出到所述第一堆叠结构及所述第二堆叠结构中，且所述第一堆叠结构与所述第二堆叠结构之间的空间被所述多个隔离柱划分成多个单元区；多个栅极介电层，分别形成在所述多个单元区中的一者中，且覆盖所述第一堆叠结构与所述第二堆叠结构的相对侧壁以及所述多个隔离柱的侧壁；多个沟道层，分别覆盖所述多个栅极介电层中的一者的内表面；以及多个导电柱，在所述衬底上沿着所述垂直方向延伸且位于所述单元区内，其中所述多个导电柱中的至少两个导电柱位于所述多个单元区中的一者中且在侧向上被所述多个单元区中的所述一者中的所述沟道层环绕，且位于所述多个单元区中的所述一者中的所述至少两个导电柱在侧向上彼此隔开。
在本公开的另一方面中，提供一种三维存储器器件。所述三维存储器器件包括：第一导电层及第二导电层，在衬底之上沿着第一方向在侧向上延伸，且沿着与所述第一方向相交的第二方向彼此间隔开；第一隔离柱及第二隔离柱，在所述衬底上沿着垂直方向延伸，且沿着所述第二方向在所述第一导电层与所述第二导电层之间延伸，其中所述第一隔离柱的端部部分及所述第二隔离柱的端部部分与所述第一导电层及所述第二导电层接触，所述第一导电层及所述第二导电层对应于所述第一隔离柱的所述端部部分及所述第二隔离柱的所述端部部分而在侧向上内凹，所述第一隔离柱及所述第二隔离柱沿着所述第一方向在侧向上彼此间隔开，以界定在侧向上被所述第一导电层及所述第二导电层以及所述第一隔离柱及所述第二隔离柱环绕的单元区，且所述第一隔离柱及所述第二隔离柱沿着所述第二方向的长度大于所述单元区沿着所述第二方向的长度；栅极介电层，形成在所述单元区中且覆盖所述第一导电层的侧壁及所述第二导电层的侧壁以及所述第一隔离柱的侧壁及所述第二隔离柱的侧壁；沟道层，形成在所述单元区中且覆盖所述栅极介电层的内表面；以及第一导电柱及第二导电柱，在所述衬底上沿着所述垂直方向延伸，且在侧向上被所述沟道层环绕，其中所述第一导电柱及所述第二导电柱沿着所述第一方向在侧向上彼此间隔开且与所述沟道层接触。
在本公开的又一方面中，提供一种三维存储器器件的制造方法。所述方法包括：在衬底上形成初始堆叠结构，其中所述初始堆叠结构包括沿着垂直方向交替堆叠在所述衬底上的多个绝缘层与多个牺牲层；形成多个隔离柱，所述多个隔离柱在垂直方向上穿透过所述初始堆叠结构，其中所述隔离柱沿着第一方向隔开布置；形成沟槽，所述沟槽在垂直方向上穿透过所述初始堆叠结构且沿着所述第一方向在侧向上延伸穿过所述初始堆叠结构，其中所述初始堆叠结构的剩余部分沿着与所述第一方向相交的第二方向在侧向上间隔开，且形成第一堆叠结构及第二堆叠结构，所述多个隔离柱沿着所述第二方向在所述第一堆叠结构与所述第二堆叠结构之间延伸，所述多个隔离柱中的每一隔离柱的端部部分嵌入在所述第一堆叠结构及所述第二堆叠结构中，且在所述多个隔离柱之间界定单元区；由多个导电层替换所述第一堆叠结构及所述第二堆叠结构中的所述多个牺牲层；在所述沟槽中共形地形成栅极介电层及沟道层；使用绝缘材料填满所述沟槽；以及在所述绝缘材料中形成多个导电柱，其中所述多个导电柱在垂直方向上穿透过所述绝缘材料，且所述多个导电柱中的至少两个导电柱位于所述多个单元区中的一者内。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是示出根据本公开一些实施例的形成三维存储器器件的制造方法的流程图。
图2A至图9A是示出在如图1中所示的三维存储器器件的制造工艺期间处于各个阶段的结构的三维示意图。
图2B至图9B分别是沿着图2A至图9A中所示的线A-A’的示意性剖视图。
图4C至图9C分别是示出在参照图4A至图9A阐述的工艺步骤中隔离柱与相关组件的放大平面图。
图10是图9A中所示三维存储器器件的一部分的等效电路图。
图11是示出根据本公开一些实施例的半导体结构的示意性剖视图。
图12A是示出根据本公开一些实施例的三维存储器器件的三维示意图。
图12B是沿着图12A中所示的源极线及位线中的一者的延伸方向的示意性剖视图。
图13A是示出根据本公开一些实施例的三维存储器器件的三维示意图。
图13B是沿着图13A中所示源极线中的一者的示意性剖视图。
图14是示出根据本公开一些实施例的三维存储器器件中的在侧向上相邻的存储单元的示意性平面图。
图15是示出根据本公开一些实施例的三维存储器器件的三维示意图。
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“位于…之下(beneath)”、“位于…下方(below)”、“下部的(lower)”、“位于…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。
可通过任何合适的方法将栅极全环绕(gate all around，GAA)晶体管结构图案化。举例来说，可使用一个或多个光刻工艺(包括双重图案化工艺或多重图案化工艺)将所述结构图案化。一般来说，双重图案化工艺或多重图案化工艺结合光刻与自对准工艺，从而能够形成例如节距小于可使用单一直接光刻工艺以其他方式获得的节距的图案。举例来说，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺将牺牲层图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后移除牺牲层，且然后可使用保留的间隔件来将GAA结构图案化。
图1是示出根据本公开一些实施例的形成三维存储器器件10的制造方法的流程图。图2A至图9A是示出在如图1中所示的三维存储器器件10的制造工艺期间处于各个阶段的结构的三维示意图。图2B至图9B分别是沿着图2A至图9A中所示的线A-A’的示意性剖视图。图4C至图9C分别是示出在参照图4A至图9A阐述的工艺步骤中隔离柱108与相关组件的示意性平面图。
参照图1、图2A及图2B，执行步骤S100，且在衬底100上形成初始堆叠结构102。初始堆叠结构102包括绝缘层104及牺牲层106，且绝缘层104与牺牲层106交替堆叠在衬底100上。每一牺牲层106可夹置在下伏的绝缘层104与上覆的绝缘层104之间。此外，将参照图5A至图5C及图6A至图6C阐述在随后的步骤中将由导电层110替换牺牲层106，且绝缘层104将牺牲层106彼此间隔开。尽管图2A中绘示了五个绝缘层104及四个牺牲层106，但所属领域中的技术人员根据设计要求调整绝缘层104及牺牲层106的数量，本公开并不受限制。绝缘层104的材料相对于牺牲层106的材料具有足够的刻蚀选择性，使得绝缘层104可在后续步骤中在移除牺牲层106期间保持实质上完整，如参照图5A至图5C所述。在一些实施例中，绝缘层104由氧化硅制成，而牺牲层106由氮化硅制成。然而，所属领域中的技术人员根据工艺要求为绝缘层104及牺牲层106选择其他合适的材料，本公开不限于此。此外，在一些实施例中，用于形成绝缘层104及牺牲层106中的每一者的方法包括沉积工艺、例如化学气相沉积(chemical vapor deposition，CVD)工艺。另一方面，在一些实施例中，衬底100是形成在互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)集成电路之上的刻蚀停止层。在这些实施例中，衬底100的材料相对于初始堆叠结构102中的材料具有足够的刻蚀选择性。在其中绝缘层104及牺牲层106由氧化硅及氮化硅制成的那些实施例中，衬底100的材料可包括碳化硅、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)、碳氮化硅(SiCN)、类似材料或其组合。在替代实施例中，衬底100是半导体晶片或绝缘体上半导体(semiconductor-on-insulator，SOI)晶片。
参照图1、图3A及图3B，执行步骤S102，且在初始堆叠结构102中形成隔离柱108。隔离柱108沿着绝缘层104与牺牲层106的堆叠方向穿透过初始堆叠结构102，且可到达衬底100。另外，隔离柱108被各别地布置为具有沿着方向Y延伸的多个列，且隔离柱108的相邻列沿着与方向Y相交的方向X彼此间隔开。在一些实施例中，隔离柱108的多个列相对于其他列沿着相同方向(例如，方向Y)交替地偏移开实质上相同的偏移量。举例来说，隔离柱108的偶数列CL1沿着方向Y相对于隔离柱108的奇数列CL2偏移开。在这些实施例中，隔离柱108以交错配置布置。隔离柱108中的每一者可为垂直片材，所述垂直片材具有长轴与隔离柱108的列方向(例如，方向Y)垂直的俯视图形状。举例来说，每一隔离柱108可被形成为具有实质上矩形或椭圆形的俯视图形状。隔离柱108由绝缘材料制成。在一些实施例中，隔离柱108的材料相对于绝缘层104及牺牲层106的材料具有足够的刻蚀选择性，使得隔离柱108可在用于在初始堆叠结构102中形成沟槽TR的后续步骤期间保持实质上完整，如参照图4A至图4C所述。在其中绝缘层104及牺牲层106由氧化硅及氮化硅制成的那些实施例中，隔离柱108的材料可包含氧化铝、氧化铪、氧化钽、氧化锆、氧化镍、类似材料或其组合。另外，在一些实施例中，用于形成隔离柱108的方法包括：通过光刻工艺及刻蚀工艺(例如，各向异性刻蚀工艺)在初始堆叠结构102中形成穿孔；以及通过沉积工艺(例如，CVD工艺)将绝缘材料填充到这些穿孔中。随后，可执行平坦化工艺以移除绝缘材料的位于初始堆叠结构102上方的部分，且绝缘材料的剩余部分形成隔离柱108。举例来说，平坦化工艺可包括化学机械抛光(chemical mechanical polishing，CMP)工艺、刻蚀工艺或其组合。
参照图1、图4A至图4C，执行步骤S104，且在初始堆叠结构102中形成沟槽TR。沟槽TR穿透过初始堆叠结构102，且分别沿着隔离柱108的列中的一者延伸。因此，在沟槽TR中暴露出隔离柱108，且初始堆叠结构102被沟槽TR切割成多个线性部分。另外，一列的隔离柱108与沟槽TR中的一者相交，且每一沟槽TR可被视为被隔离柱108的列划分成多个区段。沟槽TR的在相邻的隔离柱108之间界定的每一区段可被称为单元区CR，在单元区CR中将形成一对单元的有源区。此外，隔离柱108在侧向上突出到初始堆叠结构102的剩余部分中。因此，隔离柱108的端部部分EP嵌入在初始堆叠结构102的剩余部分中，而端部部分EP以外的其他部分在沟槽TR中暴露出。换句话说，隔离柱108的每一端部部分EP的多于一侧可在侧向上与初始堆叠结构102的剩余部分中的一者接触。举例来说，如图4A及图4C中所示，每一隔离柱108的每一端部部分EP的三个侧在侧向上与初始堆叠结构102的剩余部分中的一者接触。另外，每一隔离柱108沿着方向X的长度L108大于每一沟槽TR沿着相同方向(即，方向X)的宽度WTR。在一些实施例中，隔离柱108在侧向上突出到初始堆叠结构102的剩余部分中介于1nm至20nm的范围内的距离D108。如将要阐述的，通过使隔离柱108的端部部分突出到初始堆叠结构102的剩余部分中，可有效地减少相邻单元之间的干扰。所属领域中的技术人员根据工艺及设计要求调整沟槽TR及隔离柱108的尺寸以修改距离D108，本公开不限于此。此外，在其中隔离柱108的多个列交替地偏移开的那些实施例中，由隔离柱108界定的单元区CR的多个列交替地偏移开。举例来说，如图4A中所示，单元区CR的偶数列沿着方向Y相对于单元区CR的奇数列偏移开。在一些实施例中，用于形成沟槽TR的方法包括光刻工艺及刻蚀工艺(例如，各向异性刻蚀工艺)。由于衬底100及隔离柱108可相对于初始堆叠结构102中的材料具有足够的刻蚀选择性，因此衬底100及隔离柱108可在刻蚀工艺期间保持实质上完整。
参照图1、图5A至图5C，执行步骤S106，且选择性地移除牺牲层106。通过移除牺牲层106，先前与牺牲层106接触的绝缘层104的表面及隔离柱108的表面现在被暴露出。另外，由于隔离柱108连接到绝缘层104，因此隔离柱108可为绝缘层104提供支撑，且防止绝缘层104在移除牺牲层106之后塌陷。在一些实施例中，隔离柱108的端部部分EP在移除牺牲层106期间可能被轻微消耗，但是仍然嵌入在绝缘层104中。如图5C中所示，在移除牺牲层106期间，每一隔离柱108的端部部分EP的边缘相对于端部部分EP的原始边界(由虚线表示)在侧向上内凹，但是仍保持相对于沟槽TR的侧壁突出。在一些实施例中，用于移除牺牲层106的方法包括各向同性刻蚀工艺。由于衬底100、绝缘层104及隔离柱108可相对于牺牲层106具有足够的刻蚀选择性，因此可在这种各向同性刻蚀工艺期间选择性地移除牺牲层106。
参照图1、图6A至图6C，执行步骤S108，且在先前由牺牲层106占据的空间中形成导电层110。换句话说，先前存在的牺牲层106当前被导电层110替换。绝缘层104及导电层110现在堆叠在衬底100上，并形成堆叠结构112。堆叠结构112通过沟槽TR在侧向上彼此间隔开，且通过隔离柱108彼此连接。隔离柱108延伸跨越沟槽TR并进一步突出到堆叠结构112中(如图6A及图6C中所示)。因此，隔离柱108沿着方向X的长度大于相邻的堆叠结构112之间沿着方向X的间距，所述间距也是单元区CR沿着方向X的长度。在一些实施例中，在当前步骤中，导电层110的侧壁与绝缘层104的侧壁实质上共面。导电层110由导电材料形成。举例来说，导电材料可包括钨、氮化钛、钌、氮化钽、钼、氮化钨、类似材料或其组合。在一些实施例中，用于形成导电层110的方法包括通过沉积工艺(例如CVD工艺或原子层沉积(atomiclayer deposition，ALD)工艺使用导电材料填满沟槽TR及绝缘层104(如图5A中所示)之间的空间。此后，导电材料的未被绝缘层104覆盖的部分通过刻蚀工艺(例如各向异性刻蚀工艺)移除。导电材料的剩余部分形成导电层110。换句话说，绝缘层104可在这种刻蚀工艺期间用作掩模(shadow mask)，且导电材料的这种图案化可被认为是自对准工艺。另外，由于隔离柱108相对于导电材料具有足够的刻蚀选择性，因此在这种刻蚀工艺期间几乎不被刻蚀。
参照图1、图7A至图7C，执行步骤S110，且使导电层110相对于绝缘层104在侧向上内凹。如图7A及图7B中所示，导电层110的被暴露出的侧壁110a可不再与绝缘层104的被暴露出的侧壁104a共面，而是相对于绝缘层104的被暴露出的侧壁104a在侧向上内凹。此外，由于隔离柱108可突出到导电层110中足够的深度(如图6C中所示)，因此即使在堆叠结构112的导电层110在侧向上凹陷之后，隔离柱108也不会相对于堆叠结构112完全释放(如图7C中所示)。相反，隔离柱108的端部部分EP仍然埋在在侧向上凹陷的导电层110及绝缘层104中，且与在侧向上凹陷的导电层110及绝缘层104实体接触。应注意，图7C中绘示的虚线表示导电层110的移除部分。所属领域中的技术人员根据工艺要求调整导电层110的侧向凹陷量及隔离柱108突出到导电层110中的深度，只要即使在导电层110在侧向上凹陷之后，隔离柱108的端部部分EP仍可保持埋在导电层110中并在实体上连接到导电层110。通过确保隔离柱108的端部部分EP被埋在在侧向上凹陷的导电层110中并在实体上连接到在侧向上凹陷的导电层110，可防止在隔离柱108的端部部分EP与在侧向上凹陷的导电层110之间形成空气隙(air gap)。因此，可防止每一沟槽TR中的单元区CR之间通过上述的空气隙连通，且各单元区CR可包围随后形成的栅极介电层及沟道层(例如，将参照图8A至图8C阐述的栅极介电层114及沟道层116)。因此，可有效地减少单元之间的干扰。另一方面，如图7B中所示，在当前步骤中，每一堆叠结构112中的与隔离柱108接触的导电层110的侧壁110b及绝缘层104的侧壁104b保持实质上彼此共面。在一些实施例中，用于在侧向上使导电层110凹陷的方法包括刻蚀工艺，例如各向同性刻蚀工艺。在这些实施例中，绝缘层104及隔离柱108由于相对于导电层110具有足够的刻蚀选择性，因此在这种刻蚀工艺期间几乎不被刻蚀。
参照图1、图8A至图8C，执行步骤S112，且在衬底100的被暴露出的顶表面以及堆叠结构112的被暴露出的侧壁(即，侧壁104a、110a)及隔离柱108的被暴露出的侧壁上形成栅极介电层114。栅极介电层114分别形成在单元区CR中的一者中。如上所述，由于隔离柱108的端部部分EP突出到导电层110及绝缘层104中且与导电层110及绝缘层104在实体上接触，可防止单元区CR彼此连通。因此，可将分别形成在单元区CR中的一者中的栅极介电层114彼此隔开。此外，如图8A中所示，栅极介电层114可分别被形成为具有环形俯视图形状。举例来说，每一栅极介电层114的俯视图可表现为实质上矩形的环。在一些实施例中，如图8B中所示，栅极介电层114共形地覆盖堆叠结构112的侧壁及隔离柱108的侧壁。在其中导电层110的侧壁110a相对于绝缘层104的侧壁104a在侧向上凹陷的那些实施例中，栅极介电层114可与导电层110的凹槽对应地局部凹陷。此外，如图8C中所示，隔离柱108的端部部分EP至少部分地埋在导电层110及绝缘层104(未示出)中，且隔离柱108的端部部分EP的这种埋置部可不与栅极介电层114直接接触。在一些实施例中，栅极介电层114由铁电材料(例如氧化铪系材料(例如，氧化铪锆(Hf1-xZrxO)、氧化铪铒(Hf1-xErxO)、氧化铪镧(Hf1-xLaxO)、氧化铪钇(Hf1-xYxO)、氧化铪钆(Hf1-xGdxO)、氧化铪铝(Hf1-xAlxO)、氧化铪钛(Hf1-xTixO)、氧化铪钽(Hf1-xTaxO)等)、钛酸钡(例如，BaTiO3)、钛酸铅(例如，PbTiO3)、锆酸铅(例如，PbZrO3)、铌酸锂(LiNbO3)、铌酸钠(NaNbO3)、铌酸钾(例如，KNbO3)、钽酸钾(KTaO3)、氧化铋(BiScO3)、铁酸铋(例如，BiFeO3)、氮化铝钪(AlScN)、类似材料或其组合)形成。作为另外一种选择，栅极介电层114是电荷陷阱层(charge trap layer)。举例来说，电荷陷阱层可包括氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)层。在一些实施例中，用于形成栅极介电层114的方法包括通过沉积工艺(例如，CVD工艺或ALD工艺)或外延工艺形成全面披覆的介电层以共形地覆盖如图7A中所示的结构。随后，可通过例如抛光工艺(例如，CMP工艺)、刻蚀工艺或其组合移除介电层的位于堆叠结构112的顶表面及隔离柱108的顶表面上方的部分。介电层的剩余部分形成栅极介电层114。
随后，执行步骤S114，且在栅极介电层114的内表面上形成沟道层116。与栅极介电层114相似，沟道层116分别形成在单元区CR中的一者中，并确保彼此隔开。此外，沟道层116可分别具有环形俯视图形状。举例来说，每一沟道层116的俯视图可表现为实质上矩形的环。此外，在一些实施例中，沟道层116共形地覆盖堆叠结构112的侧壁及隔离柱108的侧壁(如图8B中所示)。换句话说，沟道层116也可与导电层110的凹槽及栅极介电层114的凹槽对应地局部凹陷。此外，在一些实施例中，沟道层116延伸於堆叠结构112的侧壁及隔离柱108的侧壁，但是可不在侧向上延伸於衬底100的顶表面(如图8A及图8B中所示)。在这些实施例中，栅极介电层114的位于衬底100的顶表面上的一些部分可能未被沟道层116覆盖。另外，每一沟道层116可被描述为在其最底部区是不连续的，且可防止随后在每一单元区CR中形成的导电柱(例如，将参照图9A至图9C阐述的导电柱120)彼此通过下伏路径而电连接，所述下伏路径可能几乎不受施加到导电层110的栅极电压的控制。沟道层116由半导体材料形成。在一些实施例中，半导体材料是金属氧化物材料，例如铟系氧化物材料(例如，铟镓锌氧化物(IGZO))。另外，在一些实施例中，用于形成沟道层116的方法包括通过沉积工艺(例如，物理气相沉积(physical vapor deposition，PVD)工艺、CVD工艺或ALD工艺)形成全面披覆的半导体层以共形地覆盖栅极介电层114、衬底100及堆叠结构112。随后，可通过例如刻蚀工艺(例如，各向异性刻蚀工艺)来移除半导体层的位于堆叠结构112的顶表面及隔离柱的顶表面上方的部分以及半导体层的位于衬底100上的部分。半导体层的剩余部分形成沟道层116。
此后，执行步骤S116，且形成绝缘结构118以填满单元区CR。如图8A及图8B中所示，绝缘结构118分别竖立在单元区CR中的一者中，且被沟道层116及栅极介电层114在侧向上环绕。在其中沟道层116不在侧向上延伸於衬底100的顶表面的那些实施例中，绝缘结构118可竖立在栅极介电层114的最底部部分上。此外，在其中栅极介电层114及沟道层116与堆叠结构112的侧壁处的凹槽对应地局部凹陷的那些实施例中，沟道层116的表面处的凹槽被绝缘结构118填满，且绝缘结构118具有在侧向上与沟道层116的表面处的凹槽对应的突出部分。绝缘结构118由绝缘材料形成。举例来说，绝缘材料可包括氧化硅、氮化硅、氮氧化硅等。在一些实施例中，用于形成绝缘结构118的方法包括通过沉积工艺(例如，CVD工艺)使用绝缘材料填满单元区CR。随后，可执行平坦化工艺以移除绝缘材料的位于堆叠结构112的顶表面及隔离柱108的顶表面上方的部分，且平坦化工艺可包括CMP工艺、刻蚀工艺或其组合。绝缘材料的剩余部分形成绝缘结构118。
参照图1、图9A至图9C，执行步骤S118，且在单元区CR内形成导电柱120。导电柱120穿透过绝缘结构118，且可到达栅极介电层114的最底部部分。一对导电柱120设置在单元区CR中的每一者中，且彼此隔开。以这种方式，成对的导电柱120(每一对作为单个单位)被布置成沿着方向Y延伸且通过方向X彼此隔开的列。在一些实施例中，每一绝缘结构118的最靠近最邻近的隔离柱108的区段可被视为被一对导电柱120替换，且每一绝缘结构118的剩余区段位于所述一对导电柱120之间。与绝缘结构118相似，导电柱120可与沟道层116的凹槽对应地在侧向上突出(如图9B中所示)。此外，在其中单元区CR交替地偏移开的那些实施例中，成对的导电柱120的多个列交替地偏移开。举例来说，成对的导电柱120的偶数列沿着方向Y相对于成对的导电柱120的奇数列偏移开。此外，如参照图9A及图9B所述，由于沟道层116可不侧向上延伸於衬底100的顶表面，因此可防止单元区CR中的一者中的每一对导电柱120彼此通过下伏路径电连接，所述下伏路径可几乎不受施加到导电层110的栅极电压的控制。用于形成导电柱120的方法可包括：通过使用光刻工艺及刻蚀工艺(例如，各向异性刻蚀工艺)在绝缘结构118中形成穿孔；以及通过沉积工艺(例如，CVD工艺或PVD工艺)、镀覆工艺或其组合将导电材料填充到这些穿孔中。随后，通过平坦化工艺移除导电材料的位于堆叠结构112及隔离柱108上方的部分，且导电材料的剩余部分形成导电柱120。举例来说，平坦化工艺可包括CMP工艺、刻蚀工艺或其组合。
至此，已形成根据本公开一些实施例的三维存储器器件10。参照图9A及图9B，三维存储器器件10包括通过沟槽在侧向上彼此间隔开的堆叠结构112(如参照图6A所述)，且包括与沟槽相交并将沟槽中的每一者划分成多个单元区CR的隔离柱108。此外，三维存储器器件10也包括对单元区CR的内侧壁进行衬覆的栅极介电层114及沟道层116，且包括成对的导电柱120，所述成对的导电柱120各自各别地位于单元区CR中的每一者内，且在侧向上被同一单元区CR中的栅极介电层114及沟道层116环绕。如图9C中所示，每一堆叠结构112中的导电层110的一部分及在侧向上与所述导电层110的所述部分相邻的栅极介电层114、沟道层116及一对导电柱120的最靠近部分构成场效应晶体管(field effect transistor，FET)，所述场效应晶体管用作存储单元MC。在其中栅极介电层114由铁电材料形成的那些实施例中，相反方向的偶极矩(dipole moment)可储存在栅极介电层114中。因此，FET具有与偶极矩对应的不同阈值电压(threshold voltage)，因此FET可被识别为具有不同的逻辑状态。在这些实施例中，存储单元MC是铁电FET。另一方面，在其中栅极介电层114是电荷陷阱层的那些实施例中，电荷可存储在栅极介电层114中，因此FET可根据储存在栅极介电层114中的电荷量而定具有不同的阈值电压。因此，FET也可被识别为具有不同的逻辑状态。在这些实施例中，存储单元MC可被称为电荷陷阱闪存(charge trap flash，CTF)晶体管。
此外，如图9A及图9C中所示，在每一堆叠结构112中沿着垂直方向堆叠的导电层110以及单元区CR中的位于这些导电层110旁边的栅极介电层114、沟道层116及所述一对导电柱120的部分形成存储单元MC堆叠。另外，多个存储单元MC堆叠可沿着沟槽方向(例如，方向Y)布置。在一些实施例中，同一单元区CR中的栅极介电层114、沟道层116及一对导电柱120由包括位于此单元区CR的相对侧处的导电层110的相邻存储单元MC堆叠共享，且这些存储单元MC的导电沟道形成在沟道层116的不同区段中。
关于将沟槽划分成多个单元区CR的隔离柱108，隔离柱108进一步突出到堆叠结构112中，使得即使在导电层110在侧向上凹陷之后，堆叠结构112中的导电层110及绝缘层104也可保持与隔离柱108实体接触。因此，在隔离柱108与堆叠结构112之间不存在间隙，因此可防止相邻的单元区CR通过这些间隙彼此连通。如此一来，可防止相邻的单元区CR内的栅极介电层114彼此接触。相似地，也可防止相邻的单元区CR内的沟道层116彼此接触。因此，可有效地防止由在其间延伸的隔离柱108隔开的相邻的存储单元MC的干扰。
图10是图9A中所示的三维存储器器件10的一部分的等效电路图。
参照图9A及图10，图9A中所示的每一堆叠结构112中的导电层110可用作字线WL，如图10中所示。字线WL沿着垂直方向Z布置。每一字线WL连接在侧向上相邻的两个存储单元MC的列的栅极端子G。另外，在图9A中所示的单元区CR中的一者中每一对导电柱120各别地连接到沿着垂直方向Z堆叠的存储单元MC的源极端子S及漏极端子D，如图10中所示。如图10中所示，每一存储单元MC堆叠的栅极端子G分别连接到字线WL中的一者。另外，每一存储单元MC堆叠的源极端子S通过导电柱120中的一者连接在一起，且每一存储单元MC堆叠的漏极端子D通过导电柱120中的另一者连接在一起。换句话说，每一存储单元MC堆叠的源极端子S与漏极端子D之间的沟道CH被并联连接。
图11是示出根据本公开一些实施例的半导体结构20的示意性剖视图。
参照图9A至图9C及图11，图11中所示的半导体结构20包括如参照图9A至图9C阐述的三维存储器器件10。在其中三维存储器器件10的衬底100是刻蚀停止层的那些实施例中，CMOS集成电路LC可位于衬底100之下，且CMOS集成电路LC也可被称为阵列下CMOS(CMOS-under-array，CUA)。虽未示出，但是导电层110及导电柱120可被布线到CMOS集成电路LC，且可由CMOS集成电路LC控制三维存储器器件10。
在一些实施例中，CMOS集成电路LC被构建在半导体衬底200上。半导体衬底200可为半导体晶片或绝缘体上半导体(SOI)晶片。CMOS集成电路LC可包括形成在半导体衬底200的表面区上的有源器件。在一些实施例中，有源器件包括金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管202。MOS晶体管202可分别包括形成在半导体衬底200之上的栅极结构204。在一些实施例中，栅极结构204包括栅极电极206、栅极介电层208及栅极间隔件210。栅极介电层208可在栅极电极206与半导体衬底200之间延伸，且可或可不进一步覆盖栅极电极206的侧壁。栅极间隔件210可在侧向上环绕栅极电极206及栅极介电层208。此外，MOS晶体管202还可包括源极/漏极区212。源极/漏极区212可形成在半导体衬底200中，且位于栅极结构204的相对侧处。在一些实施例中，源极/漏极区212可为外延结构，且可从半导体衬底200的表面突出。应注意，尽管MOS晶体管202被绘示为沿着半导体衬底200的表面形成导电沟道(未示出)的平面型MOS晶体管，但是作为另外一种选择MOS晶体管202可为鳍型MOS晶体管(或被称为finFET)、全环绕栅极(gate-all-around，GAA)FET等。
在一些实施例中，CMOS集成电路LC还包括堆叠在半导体衬底200上的介电层214，且包括形成在介电层214堆叠中的接触插塞216及内连线218。最底部的介电层214可在侧向上环绕栅极结构204，且覆盖源极/漏极区212。为了建立与源极/漏极区212的电连接，接触插塞216中的一些接触插塞216可穿透过介电层214中的最底部一者，而接触插塞216中的其他接触插塞216可竖立在栅极结构204上并电连接到栅极结构204的栅极电极206。内连线218可在接触插塞216上延伸且电连接到接触插塞216。内连线218可包括导电迹线及导通孔。导电迹线分别位于介电层214中的一者上，而导通孔分别穿透过介电层214中的一者或多者并电连接到导电迹线中的一者或多者。
在一些实施例中，三维存储器器件10设置在介电层214堆叠上。在这些实施例中，三维存储器器件10的导电层110及导电柱120可通过延伸穿过衬底100及介电层214中的最顶部一者的导电路径(未示出)被布线到介电层214堆叠中的内连线218。举例来说，导电层110(或被称为字线)可被布线到由通过内连线218的一部分内连的有源器件中的一些有源器件形成的字线驱动器，且导电柱120可被布线到由通过内连线218的另一部分内连的有源器件中的其他有源器件形成的读出放大器。
图12A是示出根据本公开一些实施例的三维存储器器件10a的示意性三维视图。图12B是沿着图12A中所示的源极线SL2的延伸方向的示意性剖视图。图12A及图12B中所示的三维存储器器件10a与参照图9A至图9C阐述的三维存储器器件10相似。将仅阐述三维存储器器件10a与三维存储器器件10之间的差异，相同或类似部分将不再重复。另外，在图12A中省略将参照图12B阐述的介电层122。
参照图12A，在一些实施例中，三维存储器器件10a还包括位线BL及源极线SL。位线BL及源极线SL通过例如导通孔CV电连接到导电柱120。单元区CR中的每一个单元区CR中的导电柱120分别连接到位线BL中的一者及源极线SL中的一者。在一些实施例中，位线BL及源极线SL沿着与列方向(例如，方向Y)相交的行方向(例如，方向X)延伸，相邻的堆叠结构112之间的单元区CR沿着所述列方向布置。在其中单元区CR的列交替地偏移开的那些实施例中，单元区CR的相邻列中的导电柱120可连接到不同的位线BL及不同的源极线SL。举例来说，单元区CR的奇数列中的导电柱120可连接到位线BL1及源极线SL1，而单元区CR的偶数列中的导电柱120可连接到位线BL2及源极线SL2。因此，单元区CR的相邻列中的存储单元MC可由不同的位线BL(例如，位线BL1及位线BL2)及不同的源极线SL(例如，源极线SL1及源极线SL2)控制，因此可减少相邻列的单元区CR中的存储单元MC之间的干扰。
参照图12A及图12B，在一些实施例中，位线BL及源极线SL在堆叠结构112上方延伸。位线BL、源极线SL及导通孔CV可形成在形成于堆叠结构112上的介电层122堆叠中。导通孔CV可穿透过介电层122的最底部一者(多者)，以建立从导电柱120到位于导通孔CV上方的位线BL及源极线SL的电连接。在其中衬底100是形成在CMOS集成电路(例如，参照图11阐述的CMOS集成电路LC)之上的刻蚀停止层的那些实施例中，位线BL及源极线SL可通过形成在堆叠结构112旁边并穿透过衬底100的导电路径(未示出)进一步布线到下伏的CMOS集成电路。
图13A是示出根据本公开一些实施例的三维存储器器件10b的三维示意图。图13B是沿着图13A中所示源极线SL中的一者的延伸方向的示意性剖视图。图13A及图13B中所示的三维存储器器件10b与参照图12A及图12B阐述的三维存储器器件10a相似。将仅阐述三维存储器器件10b与三维存储器器件10a之间的差异，相同或类似的部分将不再重复。
参照图13A及图13B，在一些实施例中，源极线SL在衬底100下方延伸，而位线BL在堆叠结构112上方延伸。在这些实施例中，如图13B中所示，源极线SL可形成在衬底100下方的介电层214堆叠(如参照图11所述)中。源极线SL可位于介电层214中的一者上。另外，可进一步形成导通孔CV’，以将导电柱120中的一些导电柱120电连接到下伏的源极线SL。导通孔CV’可从一些导电柱120的底表面延伸，并穿透过下伏栅极介电层114、衬底100及介电层214的最顶部一者(多者)到达源极线SL。
在替代实施例中，对调源极线SL与位线BL的位置。换句话说，源极线SL可在堆叠结构112上方延伸，且可电连接到一些导电柱120，如参照图12A及图12B所述。另一方面，位线BL可在堆叠结构112下方的介电层214中延伸，且可通过导通孔CV’电连接到其他导电柱120。
图14是示出根据本公开一些实施例的三维存储器器件中的在侧向上相邻的存储单元MC1、MC2的示意性平面图。这种三维存储器器件与参照图9A至图9C阐述的三维存储器器件10相似。仅阐述这种三维存储器器件与三维存储器器件10的不同之处，相同或相似的部分不再重复。
参照图14，在一些实施例中，在每一单元区CR中设置两对导电柱120。在单元区CR的相对侧处使用两导电层110的在侧向上相邻的存储单元MC1、MC2分别包括所述两对导电柱120中的一对。举例来说，在单元区CR的一侧处使用导电层110-1的存储单元MC1包括在此单元区CR内的导电柱120a、120b。另一方面，在单元区CR的另一侧处使用导电层110-2的存储单元MC2包括在此单元区CR内的导电柱120c、120d。导电柱120a、120b各别地与沟道层116的沿着导电层110-1进行衬覆的区段接触，而导电柱120c、120d可各别地与沟道层116的沿着导电层110-2进行衬覆的另一区段接触。举例来说，单元区CR可具有实质上矩形的俯视图形状，且导电柱120a、120b、120c、120d各别地位于单元区CR的四个隅角处。导电柱120a、120b用作存储单元MC1的源极端子及漏极端子。相似地，导电柱120c、120d用作存储单元MC2的源极端子及漏极端子。由于在侧向上相邻的存储单元(例如，存储单元MC1、MC2)分别具有它们自己的一对源极端子及漏极端子，因此可进一步减少在侧向上相邻的存储单元(例如，存储单元MC1、MC2)之间的干扰。为了在单元区CR中的每一者内放置两对导电柱120，所属领域中的技术人员调整单元区CR的尺寸和/或导电柱120的尺寸，使得如图14中所示的单元区CR可各自大于图9A中所示的每一单元区CR，和/或图14中所示的导电柱120的尺寸可小于图9A中所示的导电柱120的尺寸。
图15是示出根据本公开一些实施例的三维存储器器件10c的示意性三维视图。三维存储器器件10c与参照图9A至图9C阐述的三维存储器器件10相似。将仅阐述三维存储器器件10c与三维存储器器件10之间的差异，相同或类似的部分将不再重复。
参照图15，在一些实施例中，三维存储器器件10c还包括绝缘壁IW。绝缘壁IW穿透过堆叠结构112，且分别沿着单元区CR的列方向(例如，Y方向)在单元区CR的相邻列之间延伸。每一堆叠结构112可被视为被绝缘壁IW中的一者切割成两个半部分。堆叠结构112的每一半部分包括交替堆叠在衬底100上的导电层110与绝缘层104，且堆叠结构112的所述两个半部分通过绝缘壁IW中的一者在侧向上彼此间隔开。因此，在一绝缘壁IW的相对侧处且在侧向上相邻的存储单元MC分别包括导电层110的单独堆叠，且可进一步减少这些存储单元MC之间的干扰。在一些实施例中，用于形成绝缘壁IW的方法包括：通过光刻工艺及刻蚀工艺在初始堆叠结构102(如图2A中所示)中形成沟槽；以及将绝缘材料填充到这些沟槽中。随后，可通过平坦化工艺(例如，抛光工艺、刻蚀工艺或其组合)移除绝缘材料的位于初始堆叠结构102上方的部分，且绝缘材料的剩余部分形成绝缘壁IW。在一些实施例中，同时执行如参照图3A及图3B阐述的用于形成绝缘壁IW的步骤及用于形成隔离柱108的步骤。在替代实施例中，用于形成绝缘壁IW的步骤可在用于形成隔离柱108的步骤之前或之后进行。
如上所述，根据本公开实施例的三维存储器器件包括彼此在侧向上间隔开的堆叠结构，且包括在堆叠结构之间延伸且在堆叠结构之间界定单元区的隔离柱。此外，三维存储器器件还包括对单元区的内侧壁进行衬覆的栅极介电层及沟道层，且包括成对的导电柱，所述成对的导电柱各自各别地位于单元区中的一者内，且在侧向上被同一单元区中的沟道层环绕。存储单元可分别由堆叠结构中的导电层中的一者及在侧向上与此导电层相邻的栅极介电层、沟道层及一对导电柱的最靠近部分界定，且可为铁电FET晶体管或电荷陷阱闪存(charge trap flash，CTF)晶体管。此外，隔离柱沿着侧向方向进一步突出到堆叠结构中，使得即使导电层在侧向上内凹，堆叠结构中的导电层及绝缘层仍可与隔离柱保持实体接触。因此，在隔离柱与堆叠结构之间不存在间隙，因此可防止相邻的单元区通过这些间隙彼此连通。因此，可防止相邻的单元区内的栅极介电层彼此接触。相似地，也可防止相邻的单元区内的沟道层彼此接触。因此，可有效地防止由在其间延伸的隔离柱隔开的相邻的存储单元的干扰。
在本公开的方面中，提供一种三维存储器器件。所述三维存储器器件包括：第一堆叠结构及第二堆叠结构，形成在衬底上且沿着第一方向在侧向上彼此间隔开，其中所述第一堆叠结构包括交替堆叠在所述衬底上的多个第一绝缘层与多个第一导电层，且所述第二堆叠结构包括交替堆叠在所述衬底上的多个第二绝缘层与多个第二导电层；多个隔离柱，在所述衬底上沿着垂直方向延伸，且沿着所述第一方向在所述第一堆叠结构与所述第二堆叠结构之间延伸，其中所述多个隔离柱进一步突出到所述第一堆叠结构及所述第二堆叠结构中，且所述第一堆叠结构与所述第二堆叠结构之间的空间被所述多个隔离柱划分成多个单元区；多个栅极介电层，分别形成在所述多个单元区中的一者中，且覆盖所述第一堆叠结构与所述第二堆叠结构的相对侧壁以及所述多个隔离柱的侧壁；多个沟道层，分别覆盖所述多个栅极介电层中的一者的内表面；以及多个导电柱，在所述衬底上沿着所述垂直方向延伸且位于所述单元区内，其中所述多个导电柱中的至少两个导电柱位于所述多个单元区中的一者中且在侧向上被所述多个单元区中的所述一者中的所述沟道层环绕，且位于所述多个单元区中的所述一者中的所述至少两个导电柱在侧向上彼此隔开。
在一些实施例中，所述多个隔离柱中的每一隔离柱沿着所述第一方向的长度大于所述第一堆叠结构及所述第二堆叠结构之间沿着所述第一方向的间距。
在一些实施例中，所述多个第一导电层的与所述多个栅极介电层接触的侧壁在侧向上相对于所述多个第一绝缘层的与所述多个栅极介电层接触的侧壁内凹，且所述多个第二导电层的与所述多个栅极介电层接触的侧壁在侧向上相对于所述多个第二绝缘层的与所述多个栅极介电层接触的侧壁内凹。
在一些实施例中，所述多个第一导电层的与所述多个隔离柱接触的侧壁与所述多个第一绝缘层的与所述多个隔离柱接触的侧壁实质上共面，且所述多个第二导电层的与所述多个隔离柱接触的侧壁与所述多个第二绝缘层的与所述多个隔离柱接触的侧壁实质上共面。
在一些实施例中，位于所述多个单元区中的一者中的所述栅极介电层的底部部分在侧向上延伸于所述衬底上且位于所述多个单元区中的所述一者中的所述沟道层的在侧向上间隔开的部分之间。
在一些实施例中，所述多个单元区中的所述一者中的所述至少两个导电柱从所述栅极介电层的所述底部部分沿着所述垂直方向延伸。
在一些实施例中，所述多个沟道层由铁电材料形成。
在一些实施例中，所述多个沟道层是电荷捕获层。
在一些实施例中，三维存储器器件还包括多个绝缘结构，所述多个绝缘结构分别位于所述多个单元区中的一者内的所述至少两个导电柱之间。
在一些实施例中，所述多个隔离柱相对于所述多个第一绝缘层及所述多个第二绝缘层具有刻蚀选择性。
在一些实施例中，所述衬底是形成在半导体衬底之上的刻蚀停止层，且所述刻蚀停止层相对于所述多个第一绝缘层及所述多个第二绝缘层具有刻蚀选择性。
在本公开的另一方面中，提供一种三维存储器器件。所述三维存储器器件包括：第一导电层及第二导电层，在衬底之上沿着第一方向在侧向上延伸，且沿着与所述第一方向相交的第二方向彼此间隔开；第一隔离柱及第二隔离柱，在所述衬底上沿着垂直方向延伸，且沿着所述第二方向在所述第一导电层与所述第二导电层之间延伸，其中所述第一隔离柱的端部部分及所述第二隔离柱的端部部分与所述第一导电层及所述第二导电层接触，所述第一导电层及所述第二导电层对应于所述第一隔离柱的所述端部部分及所述第二隔离柱的所述端部部分而在侧向上内凹，所述第一隔离柱及所述第二隔离柱沿着所述第一方向在侧向上彼此间隔开，以界定在侧向上被所述第一导电层及所述第二导电层以及所述第一隔离柱及所述第二隔离柱环绕的单元区，且所述第一隔离柱及所述第二隔离柱沿着所述第二方向的长度大于所述单元区沿着所述第二方向的长度；栅极介电层，形成在所述单元区中且覆盖所述第一导电层的侧壁及所述第二导电层的侧壁以及所述第一隔离柱的侧壁及所述第二隔离柱的侧壁；沟道层，形成在所述单元区中且覆盖所述栅极介电层的内表面；以及第一导电柱及第二导电柱，在所述衬底上沿着所述垂直方向延伸，且在侧向上被所述沟道层环绕，其中所述第一导电柱及所述第二导电柱沿着所述第一方向在侧向上彼此间隔开且与所述沟道层接触。
在一些实施例中，所述第一隔离柱的所述端部部分及所述第二隔离柱的所述端部部分相对于所述栅极介电层的外侧壁在侧向上突出。
在一些实施例中，所述栅极介电层与所述沟道层分别形成为环形形状。
在一些实施例中，三维存储器器件还包括绝缘结构，所述绝缘结构在所述衬底上沿着所述垂直方向延伸且位于所述第一导电柱与所述第二导电柱之间。
在本公开的又一方面中，提供一种三维存储器器件的制造方法。所述方法包括：在衬底上形成初始堆叠结构，其中所述初始堆叠结构包括沿着垂直方向交替堆叠在所述衬底上的多个绝缘层与多个牺牲层；形成多个隔离柱，所述多个隔离柱在垂直方向上穿透过所述初始堆叠结构，其中所述隔离柱沿着第一方向隔开布置；形成沟槽，所述沟槽在垂直方向上穿透过所述初始堆叠结构且沿着所述第一方向在侧向上延伸穿过所述初始堆叠结构，其中所述初始堆叠结构的剩余部分沿着与所述第一方向相交的第二方向在侧向上间隔开，且形成第一堆叠结构及第二堆叠结构，所述多个隔离柱沿着所述第二方向在所述第一堆叠结构与所述第二堆叠结构之间延伸，所述多个隔离柱中的每一隔离柱的端部部分嵌入在所述第一堆叠结构及所述第二堆叠结构中，且在所述多个隔离柱之间界定单元区；由多个导电层替换所述第一堆叠结构及所述第二堆叠结构中的所述多个牺牲层；在所述沟槽中共形地形成栅极介电层及沟道层；使用绝缘材料填满所述沟槽；以及在所述绝缘材料中形成多个导电柱，其中所述多个导电柱在垂直方向上穿透过所述绝缘材料，且所述多个导电柱中的至少两个导电柱位于所述多个单元区中的一者内。
在一些实施例中，所述多个绝缘层、所述多个隔离柱及所述衬底相对于所述多个牺牲层具有刻蚀选择性，且所述多个绝缘层及所述多个隔离柱相对于所述多个导电层具有刻蚀选择性。
在一些实施例中，三维存储器器件的制造方法还包括：在由所述多个导电层替换所述多个牺牲层之后，使所述多个导电层相对于所述多个绝缘层在侧向上内凹。
在一些实施例中，在使所述多个导电层在侧向上内凹之后所述多个隔离柱的所述端部部分保持嵌入在所述多个导电层中。
在一些实施例中，三维存储器器件的制造方法还包括：在形成所述栅极介电层及所述沟道层之后，移除所述沟道层的在侧向上延伸于所述衬底上的底部部分。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种三维存储器器件，包括：
第一堆叠结构及第二堆叠结构，形成在衬底上且沿着第一方向在侧向上彼此间隔开，其中所述第一堆叠结构包括交替堆叠在所述衬底上的多个第一绝缘层与多个第一导电层，且所述第二堆叠结构包括交替堆叠在所述衬底上的多个第二绝缘层与多个第二导电层；
多个隔离柱，在所述衬底上沿着垂直方向延伸，且沿着所述第一方向在所述第一堆叠结构与所述第二堆叠结构之间延伸，其中所述多个隔离柱进一步突出到所述第一堆叠结构及所述第二堆叠结构中，且所述第一堆叠结构与所述第二堆叠结构之间的空间被所述多个隔离柱划分成多个单元区；
多个栅极介电层，分别形成在所述多个单元区中的一者中，且覆盖所述第一堆叠结构与所述第二堆叠结构的相对侧壁以及所述多个隔离柱的侧壁；
多个沟道层，分别覆盖所述多个栅极介电层中的一者的内表面；以及
多个导电柱，在所述衬底上沿着所述垂直方向延伸且位于所述多个单元区内，其中所述多个导电柱中的至少两个导电柱位于所述多个单元区中的一者中且在侧向上被所述多个单元区中的所述一者中的所述沟道层环绕，且位于所述多个单元区中的所述一者中的所述至少两个导电柱在侧向上彼此隔开。
2.根据权利要求1所述的三维存储器器件，其中所述多个隔离柱中的每一隔离柱沿着所述第一方向的长度大于所述第一堆叠结构及所述第二堆叠结构之间沿着所述第一方向的间距。
3.根据权利要求1所述的三维存储器器件，其中所述多个第一导电层的与所述多个栅极介电层接触的侧壁在侧向上相对于所述多个第一绝缘层的与所述多个栅极介电层接触的侧壁内凹，且所述多个第二导电层的与所述多个栅极介电层接触的侧壁在侧向上相对于所述多个第二绝缘层的与所述多个栅极介电层接触的侧壁内凹。
4.根据权利要求1所述的三维存储器器件，其中位于所述多个单元区中的一者中的所述栅极介电层的底部部分在侧向上延伸于所述衬底上且位于所述多个单元区中的所述一者中的所述沟道层的在侧向上间隔开的部分之间。
5.根据权利要求4所述的三维存储器器件，其中所述多个单元区中的所述一者中的所述至少两个导电柱从所述栅极介电层的所述底部部分沿着所述垂直方向延伸。
6.根据权利要求1所述的三维存储器器件，其中所述多个沟道层由铁电材料形成。
7.根据权利要求1所述的三维存储器器件，还包括多个绝缘结构，所述多个绝缘结构分别位于所述多个单元区中的一者内的所述至少两个导电柱之间。
8.一种三维存储器器件，包括：
第一导电层及第二导电层，在衬底之上沿着第一方向在侧向上延伸，且沿着与所述第一方向相交的第二方向彼此间隔开；
第一隔离柱及第二隔离柱，在所述衬底上沿着垂直方向延伸，且沿着所述第二方向在所述第一导电层与所述第二导电层之间延伸，其中所述第一隔离柱的端部部分及所述第二隔离柱的端部部分与所述第一导电层及所述第二导电层接触，所述第一导电层及所述第二导电层对应于所述第一隔离柱的所述端部部分及所述第二隔离柱的所述端部部分而在侧向上内凹，所述第一隔离柱及所述第二隔离柱沿着所述第一方向在侧向上彼此间隔开，以界定在侧向上被所述第一导电层及所述第二导电层以及所述第一隔离柱及所述第二隔离柱环绕的单元区，且所述第一隔离柱及所述第二隔离柱沿着所述第二方向的长度大于所述单元区沿着所述第二方向的长度；
栅极介电层，形成在所述单元区中且覆盖所述第一堆叠结构的侧壁及所述第二堆叠结构的侧壁以及所述第一隔离柱的侧壁及所述第二隔离柱的侧壁；
沟道层，形成在所述单元区中且覆盖所述栅极介电层的内表面；以及
第一导电柱及第二导电柱，在所述衬底上沿着所述垂直方向延伸，且在侧向上被所述沟道层环绕，其中所述第一导电柱及所述第二导电柱沿着所述第一方向在侧向上彼此间隔开且与所述沟道层接触。
9.根据权利要求8所述的三维存储器器件，其中所述第一隔离柱的所述端部部分及所述第二隔离柱的所述端部部分相对于所述栅极介电层的外侧壁在侧向上突出。
10.一种三维存储器器件的制造方法，包括：
在衬底上形成初始堆叠结构，其中所述初始堆叠结构包括沿着垂直方向交替堆叠在所述衬底上的多个绝缘层与多个牺牲层；
形成多个隔离柱，所述多个隔离柱在垂直方向上穿透过所述初始堆叠结构，其中所述隔离柱沿着第一方向隔开布置；
形成沟槽，所述沟槽在垂直方向上穿透过所述初始堆叠结构且沿着所述第一方向在侧向上延伸穿过所述初始堆叠结构，其中所述初始堆叠结构的剩余部分沿着与所述第一方向相交的第二方向在侧向上间隔开，且形成第一堆叠结构及第二堆叠结构，所述多个隔离柱沿着所述第二方向在所述第一堆叠结构与所述第二堆叠结构之间延伸，所述多个隔离柱中的每一隔离柱的端部部分嵌入在所述第一堆叠结构及所述第二堆叠结构中，且在所述多个隔离柱之间界定多个单元区；
由多个导电层替换所述第一堆叠结构及所述第二堆叠结构中的所述多个牺牲层；
在所述沟槽中共形地形成栅极介电层及沟道层；
使用绝缘材料填满所述沟槽；以及
在所述绝缘材料中形成多个导电柱，其中所述多个导电柱在垂直方向上穿透过所述绝缘材料，且所述多个导电柱中的至少两个导电柱位于所述多个单元区中的一者内。
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WO2024037163A1 (zh) * 2022-08-19 2024-02-22 华为技术有限公司 存储阵列及其制备方法、存储器、电子设备

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