CN113284894A - 半导体器件及其制造方法 - Google Patents

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CN113284894A CN202110138484.6A CN202110138484A CN113284894A CN 113284894 A CN113284894 A CN 113284894A CN 202110138484 A CN202110138484 A CN 202110138484A CN 113284894 A CN113284894 A CN 113284894A
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吴国晖
王柏钧
陈志良
田丽钧
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Abstract

一种半导体器件包括掩埋式逻辑导体(BLC)CFET，BLC CFET包括：相对于第一方向，根据CFET类型配置布置在堆叠件中的第一有源区域和第二有源区域；第一接触结构和第二接触结构，对应地电耦合至第一有源区域；第三接触结构和第四接触结构，对应地电耦合到第二有源区域；堆叠件上方的第一金属化层，包括：配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和电网(PG)导体；α逻辑和PG导体彼此不重叠；堆叠件下方的金属化层，包括彼此不重叠的β逻辑导体，相对于第二方向，α逻辑导体、PG导体和β逻辑导体中的每一个至少部分地与第一接触结构、第二接触结构、第三接触结构和第四接触结构中的一个或多个重叠。本发明的实施例还涉及制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
集成电路(“IC”)包括一个或多个半导体器件。表示半导体器件的一种方式是将平面图称为布局图。在设计规则的背景下生成布局图。设计规则集合对布局图中的对应图案的放置施加约束，例如地理/空间约束、连接性约束等。通常，设计规则集合包括与相邻或邻接单元中的图案之间的间隔和其他相互作用有关的设计规则子集，其中，图案表示金属化层中的导体。
通常，用于生成布局图的设计规则集合特定于工艺节点，通过该工艺节点将基于布局图来制造半导体器件。设计规则集合补偿对应工艺节点的可变性。这种补偿增加了由布局图生成的实际半导体器件将成为该布局图所基于的虚拟器件的可接受对应物的可能性。
基本互补场效应晶体管(CFET)包括第一和第二有源区域的堆叠件，其中第二有源区域堆叠在第一有源区域上方。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括掩埋式逻辑导体CFET，掩埋式逻辑导体CFET包括：相对于第一方向，根据CFET型配置布置在堆叠件中的第一有源区域和第二有源区域；第一接触结构和第二接触结构，对应地电耦合至第一有源区域；第三接触结构和第四接触结构，对应地电耦合至第二有源区域；位于堆叠件上方的第一金属化层(M_1st层)，包括：配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和电网导体；α逻辑导体和电网导体彼此不重叠；以及位于堆叠件下方的金属化层(M_B层)，包括彼此不重叠的β逻辑导体；并且其中，相对于垂直于第一方向的第二方向，α逻辑导体、电网导体和β逻辑导体中的每一个至少部分地与第一接触结构、第二接触结构、第三接触结构和第四接触结构中的一个或多个重叠。
根据本发明的另一个方面，提供了一种半导体器件，包括掩埋式逻辑导体CFET，掩埋式逻辑导体CFET包括：根据CFET型配置布置在堆叠件中的第一有源区域和第二有源区域，其中第二有源区域位于第一有源区域上方；靠近第一有源区域和第二有源区域的栅极结构；第一接触结构和第二接触结构，对应地电耦合至第一有源区域；第三接触结构和第四接触结构，对应地电耦合至第二有源区域；位于堆叠件上方的第一金属化层(M_1st层)，包括：配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和电网导体；以及位于堆叠件下方金属化(M_B)层(M_B层)，包括β逻辑导体；第一通孔结构，电耦合在第一候选和M_B层中的第一个β逻辑导体之间，第一候选是栅极结构之一或第一接触结构、第二接触结构、第三接触结构或第四接触结构之一。
根据本发明的又一个方面，提供了一种制造包括掩埋式逻辑导体(BLC)CFET区域的半导体器件的方法，方法包括：形成布置在第一堆叠件中的第一有源区域和第二有源区域，其中第二有源区域位于第一有源区域上方；形成靠近第一有源区域和第二有源区域的栅极结构；形成布置在第二堆叠件中的第一接触结构和第二接触结构，其中第二接触结构位于第一接触结构上方，并且第一接触结构和第二接触结构电耦合至对应的第一有源区域和第二有源区域；形成布置在第三堆叠件中的第三接触结构和第四接触结构，其中第四接触结构位于第三接触结构上方，并且第三接触结构和第四接触结构电耦合至对应的第一有源区域和第二有源区域；形成位于第一金属化层中的α逻辑导体和电网导体，α逻辑导体和电网导体对应地位于栅极结构以及第二接触结构和第四接触结构上方，并且彼此不重叠；形成位于金属化掩埋层中的β逻辑导体，β逻辑导体对应地位于栅极结构以及第一接触结构和第三接触结构下方，并且彼此不重叠，以及表示金属化掩埋层中的对应的β逻辑导体；以及形成第一通孔结构，第一通孔结构置于(A)栅极结构、第一接触结构、第二接触结构、第三接触结构或第四接触结构和(B)第一个β逻辑导体之间并将其电耦合。
附图说明
在附图中通过实例(而不是限制)的方式示出了一个或多个实施例，其中，在通篇描述中，具有相同参考标号的元件表示类似的元件。除非另有披露，否则不按比例绘制附图。
专利或申请文件包含彩色附图/照片。专利局将根据要求并支付必要的费用提供带有彩色附图/照片的本专利的副本。
图1是根据本公开的至少一个实施例的半导体器件的框图。
图2A是根据一些实施例的电路图。
图2B是根据一些实施例的半导体器件的三维视图。
图2C-图2D是根据一些实施例的表示半导体器件的对应布局图。
图2E-图2G是根据一些实施例的半导体器件的对应截面图。
图3A是根据一些实施例的电路图。
图3B(a)和图3C(a)是根据一些实施例的表示半导体器件的对应布局图。
图3B(b)和图3C(b)是根据一些实施例的对应图3B(b)和图3C(b)的布局图变型。
图3B(c)和图3C(c)是根据一些实施例的对应图3B(a)和图3C(b)的布局图变型。
图3B(d)和图3C(d)是根据一些实施例的对应图3B(c)和图3C(c)的布局图变型。
图3B(e)和图3C(e)是根据一些实施例的对应图3B(c)和图3C(c)的布局图变型。
图3B(f)和图3C(f)是根据一些实施例的对应图3B(c)和图3C(c)的布局图变型。
图3B(g)和图3C(g)是根据一些实施例的对应图3B(c)和图3C(f)的布局图变型。
图3B(h)和图3C(h)是根据一些实施例的对应图3B(b)和图3C(g)的布局图变型。
图3D、图3E、图3F、图3G和图3H是根据一些实施例的基于图3B(a)和图3C(a)的半导体器件的截面图。
图4A-图4D是根据一些实施例的对应半导体器件的偏移截面图。
图5A是根据一些实施例的逻辑框图。
图5B是根据一些实施例的电路图。
图5C-图5D是根据一些实施例的表示半导体器件的对应布局图。
图5E是根据一些实施例的逻辑框图。
图5F-图5G是根据一些实施例的表示半导体器件的对应布局图。
图6A是根据一些实施例的制造半导体器件的方法的流程图。
图6B-图6D是根据一些实施例的生成布局图的方法的对应流程图。
图6E是根据一些实施例的制造半导体器件的方法的流程图。
图7是根据一些实施例的电子设计自动化(EDA)***的框图。
图8是根据一些实施例的半导体器件制造***以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例，以用于实现所提供主题的不同特征。下面描述组件、材料、值、步骤、操作、材料、布置等的特定示例以简化本公开。当然这些仅是实例并不旨在限定。可以预期其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复附图标号和/或字母。这种重复是为了简明和清楚，但是其本身没有指明所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
在一些实施例中，CFET区域具有一个或多个逻辑导体(例如，用于数据信号或控制信号)，其被掩埋在位于CFET区域的有源区域下方的金属化层(MB层)中，并且在本文中，被称为掩埋式逻辑导体(BLC)CFET区域102(1)。与用于CFET的另一种方法(其在CFET的有源区域堆叠件下不包括金属化层，而是在M0层中使用逻辑导体来传导逻辑信号)相比，一些实施例的CFET区域具有在M0层220(2)(图2E)中提供增加的布线资源的优势。更具体地，由于逻辑信号由MB层中对应的逻辑导体传导，所以在一些实施例的CFET区域中，根据另一种方法被消耗用于传导逻辑的M0层中的路由资源是可用的。
图1是根据本公开的至少一个实施例的半导体器件100的框图。
在图1中，半导体器件100尤其包括电路宏(以下称为宏)101。在一些实施例中，宏101是SRAM宏。在一些实施例中，宏101是除SRAM宏之外的宏。宏101尤其包括行区域104，其在第一方向上(例如，基本上沿图1中的X轴)延伸，其尺寸被确定为具有容纳CFET区域102(1)的高度(相对于基本上垂直于第一方向的第二方向，例如，基本上沿图1中的Y轴)，针对该区域，一个或多个逻辑导体(例如，用于数据信号或控制信号)被掩埋在CFET的有源区域下方，在此将其称为掩埋式逻辑导体(BLC)CFET区域102(1)。可选地，在一些实施例中，行区域104还包括BLC CFET区域102(2)，其中可选方面通过使用虚线示出。可选地，在一些实施例中，行区域104还包括BLC CFET区域102(3)。可选地，在一些实施例中，除了BLC CFET区域102(1)、102(2)和102(3)之外，行区域104还包括BLC CFET区域(未示出)。获得行区域104的示例布局图包括本文公开的布局图。
图2A是根据一些实施例的反相器206A的电路图。
在图2A中，反相器206A包括PMOS晶体管P1和NMOS晶体管N1，它们各自被配置为掩埋式逻辑导体(BLC)CFET。反相器206A具有输入I和输出ZN。
图2B是根据一些实施例的包括BLC CFET的半导体器件206B的三维视图。
在图2B中，半导体器件206B是与图2A的反相器206A对应的反相器206B。反相器206B包括在第一有源区域208(1)和第二有源区域210(1)的堆叠件下方的金属化的掩埋层(MB层)224(1)，该堆叠件根据典型的CFET型配置来布置。
在图2B中，第一有源区域208(1)被配置用于NMOS晶体管技术，第二有源区域210(1)被配置用于PMOS晶体管技术，使得有源区域208(1)和210(1)的堆叠件被配置用于CMOS技术。在一些实施例中，第一有源区域208(1)被配置用于NMOS晶体管技术，第二有源区域210(1)被配置用于PMOS晶体管技术，使得有源区域208(1)和210(1)的堆叠件被配置用于CMOS技术。在一些实施例中，有源区域208(1)和210(1)的堆叠件被配置用于除CMOS技术以外的技术。第一有源区域(AR)208(1)被称为ARN区域208(1)，以指示被配置用于NMOS晶体管技术，第二有源区域(AR)210(1)被称为ARP区域210(1)，以指示被配置用于PMOS晶体管技术。
在一些实施例中，ARN区域208(1)和ARP区域210(1)被配置用于纳米线晶体管技术。在一些实施例中，ARN区域208(1)和ARP区域210(1)被配置用于纳米片晶体管技术。在一些实施例中，ARN区域208(1)和ARP区域210(1)被配置用于finFET晶体管技术。在一些实施例中，ARN区域208(1)和ARP区域210(1)被配置用于平面晶体管技术。
ARN区域208(1)和ARP区域210(1)在第一方向上延伸，该第一方向基本上平行于图2B中的X轴。相对于基本上垂直于X轴的第二方向，在图2B中，第二方向基本上平行于Z轴，ARP区域210(2)堆叠在ARN区域208(1)上方。相对于基本上垂直于X轴和Z轴的第三方向，在图2B中，第三方向基本上平行于Y轴，根据典型的CFET型配置，ARP区域210(1)基本上在ARN区域208(1)上方对准。在一些实施例中，第一方向、第二方向和第三方向是除了基本上平行于对应的X轴、Z轴和Y轴以外的对应方向。
在图2B中，反相器206B还包括：NMOS源极-漏极(MDN)接触结构214(1)和MDN接触结构214(2)对应地电耦合至ARN区域208(1)的金属，后者是NMOS配置；电耦合至ARN区域208(1)和ARP区域210(1)的栅极结构212(1)；PMOS源极-漏极(MDP)接触结构216(1)和MDP接触结构216(2)对应地电耦合酯ARP区域210(1)的金属，后者是PMOS配置。
反相器206B还包括位于MDP接触结构216(1)、栅极结构221(1)和MDP接触结构216(2)上方的第一金属化层220(1)(M_1st层)。这里，假定对应半导体工艺技术节点的对应设计规则的编号约定开始于第一金属化层(M_1st层)和上面的第一互连层(VIA_1st)层，对应地称为M0层和VIA0层。在一些实施例中，编号约定开始于M_1st层和V_1st层，对应地称为M1层和VIA1层。M0层220(1)包括被配置用于逻辑信号(例如，数据信号和/或控制信号)的逻辑导体222(2)和222(3)；以及电网(PG)导体222(1)和222(4)。
在图2B中，在MB层224(1)中，表示反相器206B的单元区域的宽度W206B(沿X轴)足以容纳两个逻辑导体，即逻辑导体226(2)和226(3)，以及两个PG导体的一部分，即逻辑导体226(1)和226(4)。在一些实施例中，宽度W206B是W206B≈pch_M0pg(参见下文)。在一些实施例中，在反相器206B的宽度内的M0层220(1)中提供除两个以外的正数个逻辑导体。
在M0层220(1)中，电网(PG)导体322(1)和322(4)以及逻辑导体322(2)和322(3)基本上平行于Y轴延伸，并且彼此不重叠。在一些实施例中，PG导体322(1)和322(4)对应地提供电压VDD和VSS。在一些实施例中，PG导体322(1)和322(4)对应地提供除电压VDD和VSS之外的电压。MB层224(1)包括逻辑导体226(1)、226(2)、226(3)和226(4)，其基本上平行于Y轴延伸，并且彼此不重叠。
在图2B中，反相器206B的宽度(沿X轴)足以基本上容纳四个逻辑导体，即MB层224(1)中的逻辑导体226(1)、226(2)、226(3)和226(4)。在一些实施例中，最小数量的两个逻辑导体，例如逻辑导体226(1)和226(4)设置在基本上在反相器206B的宽度内的MB层224(1)中，这由用虚线绘制的逻辑导体226(2)和226(3)指示。在一些实施例中，在反相器206B的宽度内的MB层224(1)中提供除两个或四个之外的正数个逻辑导体。
反相器206B还包括：通孔结构218(1)，其电耦合MDN接触结构214(2)和MDP接触结构216(2)，并且在本文中被称为VMDC结构218(1)；通孔结构236(1)，其在M0层220(1)中电耦合MDN接触结构214(1)和PG导体322(4)，并且在本文中被称为VMDNT结构236(1)；通孔结构234(1)，其在M0层220(1)中电耦合栅极结构212(1)和逻辑导体322(3)，并且在本文中被称为VGT结构234(1)；通孔结构238(1)，其在M0层220(1)中电耦合MDP接触结构216(1)和PG导体322(1)，并且在本文中被称为VMDPT结构238(1)；以及VMDPT结构238(2)，其在M0层220(1)中电耦合MDP接触结构216(2)和逻辑导体322(2)。逻辑导体322(3)传导反相器206B的输入信号I。逻辑导体322(2)传导反相器206B的输出信号ZN。
M0层包括用于数据或控制信号的逻辑导体和电网(PG)导体。逻辑导体M0层220(1)的布线轨迹数trk_M0是等于或大于2的正整数，2≤trk_M0。M0层220(1)具有多个节距(是多节距)，包括：PG导体221(1)和222(4)的节距，在本文中称为节距pch_M0pg；以及逻辑导体322(1)和222(2)的节距，在本文中称为节距pch_M0L。在一些实施例中，对于具有基本上平行的长对称轴的相同类型的元件，例如PG导体221(1)和222(4)或逻辑导体322(1)和222(2)等，节距表示紧邻元件的长对称轴之间的距离。在一些实施例中，pch_M0L＜pch_M0pg。MB层224(1)具有单个(唯一)节距，在本文中称为节距pch_MB。在一些实施例中，pch_MB≤pch_M0pg。在一些实施例中，pch_M0L≤pch_MB。
图2C和图2D是根据一些实施例的表示包括BLC CFET的半导体器件的对应布局图206C和206D。
图2E、图2F和图2G是根据一些实施例的基于布局图206C和206D的半导体器件(包括BLC CFET的半导体器件)的对应截面图206E、206F和206G。
图2C-图2D的布局图206C-206D以及图2E-图2G的对应截面图206E-206G遵循与图2B中使用的相似的编号约定。例如，图2E-图2F如在图2B中那样使用2-序列号。为了帮助识别对应但仍然具有差异的组件，图2B-图2G的编号约定在元件后面加上了括号。例如，图2C的布局图206C中的有源区图案208(2)表示对应图2E-图2F的反相器截面图206E-206G中的ARN区域208(2)'，其中有源区图案208(2)和ARN区域208(2)'对应于图2A中的ARN区域208(1)，并且对应图2C和图2E-图2G中的元件208(2)和208(2)'与图2B中的元件208(1)之间的差异通过使用括号(2)来反映，后者使用括号(1)。注意，在字母数字串208(2)'中使用撇号表示相对于字母数字串208(2)的差异，即，元件208(2)'表示半导体器件中的结构，而元件208(2)是布局图中的图案。为了简洁起见，相比于相似点，讨论将更多地集中在图2C-图2G和图2B之间的差异上。
更具体地，对应图2E-图2G的截面图206E-206G的半导体及其图2C和图2D的布局图206C-206D的表示是作为与图2A的反相器206A对应的反相器的半导体器件。
包括在图2C-图2G和图2A之间的差异中，图2C-图2G的反相器使用对应地传导输入信号I和输出信号ZN的第一和第二掩埋式逻辑导体，而图2B的反相器206B在M0层220(1)中使用对应地传导信号I和ZN的逻辑导体322(3)和322(2)。
通常，布局图是二维俯视图，其假定基本上正交的第一和第二方向，例如，对应于X轴和Y轴。因此，布局图中的图案表示基于布局图的结构的上表面。通常，布局图包括一个或多个重叠图案。例如，考虑给定布局图中的第一和第二图案，其基于给定布局图表示半导体器件中的对应的第一和第二结构。如果第二图案与第一图案重叠，则这表示第二结构相对于Z轴在半导体器件中覆盖第一结构。
如上所述，对应图2C和图2D的布局图206C和206D表示的反相器包括BLC CFET。布局图206C-206D假定X轴和Y轴为对应的基本正交的第一和第二方向。再次，除了别的以外，BLC CFET包括根据典型的CFET型配置布置的第一和第二有源区域的堆叠件，其中第二有源区域堆叠在第一有源区域上方。相对于Z轴，布局图206C中的图案表示反相器中的结构，该结构邻近于反相器中的第一有源区域的沿Z轴的位置。相对于Z轴，布局图206D中的图案表示反相器中的结构，该结构邻近于反相器中的第二有源区域的沿Z轴的位置。
根据它们之间的关系，将一起讨论反相器布局图206C-206D和反相器截面图206E-206G。图2C-图2D中的截面指示符II(E)-II(E)'示出与图2E的对应关系。图2C-图2D中的截面指示符II(F)-II(F)'示出与图2F的对应关系。图2C-图2D中的截面指示符II(G)-II(G)'示出与图2G的对应关系。
在图2C中，反相器布局图206C具有单元边界207C。反相器布局图206C包括：LC图案226(5)和226(6)，其相对于Y轴彼此不重叠并且对应于图2E-图2G的MB层224(4)中的逻辑导体(LC)226(5)'和226(6)'；VMDNB图案230(1)，其位于LC图案226(5)上方并且对应于图2G中电耦合逻辑导体226(5)'和MDN接触结构部分214(4)(1)'的通孔结构230(1)，并且其中通孔结构230(1)'在本文中称为VMDNT结构236(1)；VGB图案228(1)，其位于LC图案226(6)上方，该图案对应于图2F中电耦合逻辑导体226(6)'和栅极结构212(3)(1)'的通孔结构228(1)'；有源区(AA)图案208(2)，其指定为用于NMOS配置并对应于图2E-图2G的ARN区域208(2)'，并且在下文中称为AAN图案208(2)；MDN图案214(3)(1)和214(3)(1)，其覆盖AAN图案208(2)，相对于X轴彼此不重叠，并且对应于图2E和图2G中的MDN接触结构部分214(3)(1)'和214(4)(1)'；栅极图案212(2)(1)、212(3)(1)和212(4)(1)，其位于AAN图案208(2)上方，相对于X轴彼此不重叠，其中栅极图案212(3)(1)对应于图2F中的栅极结构部分212(3)(1)'；VDMC图案218(2)，其位于MDN图案214(4)(1)上方并且对应于图2G中的VDMC结构218(2)'；以及VMDNT图案236(2)，其位于MDN图案214(3)(1)上方并且对应于图2E中的VMDNT结构236(2)'。
图2C中的LC图案226(6)和226(5)指定为用于对应的信号I和ZN。图2E-图2G中的逻辑导体226(6)'和226(5)'传导对应的信号I和ZN。
LC图案226(5)-226(6)和AAN图案208(2)的长轴基本上平行于X轴延伸。栅极图案212(2)(1)、212(3)(1)和212(4)(1)以及MDN图案214(3)(1)和214(4)(1)的长轴基本上平行于Y轴延伸。
在图2E-图2F中：MDN接触结构部分214(3)(1)'是较大的MDN接触结构的一部分，其还包括接触结构部分214(3)(2)'、214(3)(3)'和214(3)(4)'；MDN接触结构部分214(4)(1)'是较大的MDN接触结构的一部分，其还包括接触结构部分214(4)(2)'、214(4)(3)'和214(4)(4)'；以及栅极结构部分212(3)(1)'是较大的栅极结构的一部分，其还包括212(3)(1)'、212(3)(2)'、212(3)(3)'、'212(3)(4)'、'212(3)(5)'、'212(3)(6)'和212(3)(7)'。
在图2D中，反相器布局图206D具有单元边界207D。布局图206D包括：有源区(AA)图案210(2)，其指定为用于PMOS配置并且对应于图2E-图2G的ARP区域210(2)'，并且在下文中称为AAP图案210(2)；栅极图案212(2)(2)、212(3)(2)和212(4)(2)，其位于AAP图案210(2)上方，相对于X轴彼此不重叠，并且其中栅极图案212(3)(2)对应于图2F中的栅极结构部分212(3)(1)'；MDP图案216(3)(1)和216(4)(1)，其覆盖AAP图案210(2)，相对于X轴彼此不重叠，并且对应于图2E和图2G中的MDP接触结构部分216(3)(1)'和216(4)(1)'；VMDNT图案236(2)；VMDPT图案238(3)，其对应于图2E中的VMDPT结构238(3)'；PG图案222(6)和222(9)，其对应于图2E-图2G中的M0层220(2)中的PG导体222(6)'和222(9)'；以及LC图案222(7)和222(8)，其对应于图2E-图2G中的M0层220(2)中的LC导体222(7)'和222(8)'。
AAP图案210(2)、PG图案222(6)和222(9)以及LC图案222(7)和222(7)的长轴基本上平行于X轴延伸。栅极图案212(2)(2)、212(3)(2)和212(4)(2)以及MDP图案216(3)(1)和216(4)(1)的长轴基本上平行于Y轴延伸。
与基于CFET的反相器(其在每个CFET的有源区域堆叠件下不包括金属化层，而是在M0层中使用逻辑导体来传导信号I和ZN)的另一种方法相比，布局图206C-206D和对应截面图206E-206G的反相器具有在M0层220(2)中提供增加的布线资源的优势。更具体地，由于MB层224(2)中对应的LC导体226(6)'和226(5)'传导信号I和ZN，所以根据另一种方法为了传导信号I和ZN而消耗的M0层中的布线资源在布局图206C-206D和对应截面图206E-206G的反相器中可用。
图3A是根据一些实施例的包括传输门340A的传输***339A的电路图。
传输***339A包括PMOS晶体管P2-P4以及N2-N4。传输门(TG)340A包括PMOS晶体管P2-P3和N2-N3。晶体管P2和N2并联耦合在节点nde1和nde2之间，其中节点nde1表示传输***339A的输入。晶体管P3和N3并联耦合在节点nde2和nde3之间，其中节点nd3表示传输***339A的输出。晶体管P2和N3的栅极端子耦合在一起，其中晶体管P2的栅极端子标记为信号B1，并且晶体管N2的栅极端子标记为信号B2，其中B1＝B2。晶体管P3和N2的栅极端子耦合在一起，其中晶体管P3的栅极端子标记为信号A1，并且晶体管N2的栅极端子标记为信号A2，其中A1＝A2。晶体管P4耦合在节点nde3和VDD之间。晶体管N4耦合在节点nde3和VSS之间。晶体管P4和N4的栅极端子接收控制信号C。
图3B(a)和图3C(a)是根据一些实施例的表示包括BLC CFET的半导体器件的对应布局图340B(a)和340C(a)。
图3B(b)、图3B(c)、图3B(d)、图3B(e)、图3B(f)、图3B(g)和图3B(h)是根据一些实施例的图3B(a)的布局图340B(a)的对应布局图变型340(b)、340(c)、340(d)、340(e)、340(f)、340(g)和340(h)。
图3C(b)、图3C(c)、图3C(d)、图3C(e)、图3C(f)、图3C(g)和图3C(h)是根据一些实施例的图3C(a)的布局图340C(a)的对应布局图变型340C(b)、340C(c)、340C(d)、340C(e)、340C(f)、340C(g)和340C(h)。
图3D、图3E、图3F、图3G和图3H是根据一些实施例的基于布局图3B(a)和图3C(a)的半导体器件(包括BLC CFET的半导体器件)的对应截面图340D、340E、340F、340G和340H。
图3B(a)、图3B(b)、图3B(c)、图3B(d)、图3B(e)、图3B(f)、图3B(g)和图3B(h)、图3C(a)、图3C(b)、图3C(c)、图3C(d)、图3C(e)、图3C(f)、图3C(g)和图3C(h)的布局图以及图3D-图3H的对应截面图遵循与在图2C-图2D的布局图206C-206D以及图2E-图2G的对应截面图206E-206G中使用的编号约定类似的编号约定。为了帮助识别对应但仍然具有差异的组件，图3B(a)、图3B(b)、图3B(c)、图3B(d)、图3B(e)、图3B(f)、图3B(g)和图3B(h)、图3C(a)、图3C(b)、图3C(c)、图3C(d)、图3C(e)、图3C(f)、图3C(g)和图3C(h)的布局图以及图3D-图3H的对应截面图使用3-序列号，而图2C-图2D的布局图206C-206D以及图2E-图2G的对应截面图206E-206G使用2-系列号。为了简洁起见，相比于相似点，讨论将更多地集中在图2C-图2G和图2B之间的差异上。
更具体地，对应的图3D-图3H的截面图的半导体及其对应图3B(a)和图3C(a)的布局图340B(a)和340C(a)的表示以及其对应图3B(b)、图3B(c)、图3B(d)、图3B(e)、图3B(f)、图3B(g)和图3B(h)、图3C(b)、图3C(c)、图3C(d)、图3C(e)、图3C(f)、图3C(g)和图3C(h)的布局图的变型的表示是作为与图3A的传输门340A对应的传输门的半导体器件。
根据它们之间的关系，对应图3B(a)和图3C(a)的传输门布局图340B(a)和340C(a)以及对应图3D-图3H的传输门截面图206E-206G、340D-340H将一起讨论。结果，将在详细讨论图3B(c)、图3B(d)、图3B(e)、图3B(f)、图3B(g)和图3B(h)以及图3C(b)、图3C(c)、图3C(d)、图3C(e)、图3C(f)、图3C(g)和图3C(h)之前详细讨论图3D-图3H。
图3B(a)和图3C(a)中的截面指示符III(D)-III(D)'示出与图3E的对应关系。图3B(a)和图3C(a)中的截面指示符III(E)-III(E)'示出与图3E的对应关系。图3B(a)和图3C(a)中的截面指示符III(F)-III(F)'示出与图3F的对应关系。图3B(a)和图3C(a)中的截面指示符III(G)-III(G)'示出与图3G的对应关系。图3B(a)和图3C(a)中的截面指示符III(H)-III(H)'示出与图3H的对应关系。
在图3B(a)中，传输门布局图340B(a)具有单元边界307B(a)。传输门布局图340B(a)包括：LC图案326(7)和326(8)，其相对于Y轴彼此不重叠，并且对应于图3D-图3H的MB层334(4)中的逻辑导体(LC)326(7)'和326(8)'；VMDNB图案330(2)，其位于LC图案326(7)上方并且对应于图3D中电耦合逻辑导体326(7)'和MDN接触结构部分314(5)(1)'的通孔结构330(2)；VMDNB图案330(3)，其位于LC图案326(8)上方并且对应于图3H中电耦合逻辑导体326(8)'和MDN接触结构部分314(7)(1)'的通孔结构330(3)；VMDPB图案332(1)，其位于LC图案326(8)上方并且对应于图3G中电耦合逻辑导体326(8)'和MDP接触结构316(5)(1)'的通孔结构330(1)，并且其中通孔结构332(1)'在本文中称为VMDPB结构332(1)'；VMDPB图案332(2)，其位于LC图案326(7)上方并且对应于图3D中电耦合逻辑导体326(7)'和MDP接触结构316(7)(1)'的通孔结构330(2)；AAN图案308(3)，其对应于图3D-图3H的ARN区域308(3)'；MDN图案314(5)(1)、314(6)(1)和314(7)(1)，其覆盖AAN图案308(3)，相对于X轴彼此不重叠，并且对应于图3D、图3F和图3H中的MDN接触结构部分314(5)(1)'、314(6)(1)'和314(7)(1)'；栅极图案313(5)(1)、313(6)(1)、313(7)(1)和313(8)(1)和313(8)(1)，其位于AAN图案308(3)上方，相对于X轴彼此不重叠，其中栅极图案313(6)(1)和313(7)(1)对应于图3E和图3G中的栅极结构部分313(6)(1)'和313(7)(1)'；以及VDMC图案318(3)，其位于MDN图案314(6)(1)上方并且对应于图3F中的VDMC结构318(3)'。
图3B(a)中的LC图案326(8)和326(7)对应地指定为用于输入信号I和输出信号ZN。图3D-图3H中的逻辑导体326(8)'和326(7)'传导对应的信号I和ZN。
LC图案326(7)-326(8)和AAN图案308(3)的长轴基本上平行于X轴延伸。栅极图案312(5)(1)、312(6)(1)、312(7)(1)和313(8)(1)以及MDN图案314(5)(1)和314(6)(1)的长轴基本上平行于Y轴延伸。
在图3D-图3H中：MDN接触结构部分314(5)(1)'是较大的MDN接触结构的一部分，其还包括接触结构部分314(5)(2)'、314(5)(3)'和314(5)(4)'；MDN接触结构部分314(6)(1)'是较大的MDN接触结构的一部分，其还包括接触结构部分314(6)(2)'、314(6)(3)'和314(6)(4)'。
MDN接触结构部分314(7)(1)'是较大的MDN接触结构的一部分，其还包括接触结构部分314(7)(2)'、314(7)(3)'和314(7)(4)'；栅极结构部分312(5)(1)'是较大的栅极结构的一部分，其还包括312(5)(1)'、312(5)(2)'、312(5)(3)'、'312(5)(4)'、'312(5)(5)'、'312(5)(6)'和312(5)(7)'；栅极结构部分312(6)(1)'是较大的栅极结构的一部分，其还包括312(6)(1)'、312(6)(2)'、312(6)(3)'、'312(6)(4)'、'312(6)(5)'、'312(6)(6)'和312(6)(7)'；栅极结构部分312(7)(1)'是较大的栅极结构的一部分，其还包括312(7)(1)'、312(7)(2)'、312(7)(3)'、'312(7)(4)'、'312(7)(5)'、'312(7)(6)'和312(7)(7)'；以及栅极结构部分312(8)(1)'是较大的栅极结构的一部分，其还包括312(8)(1)'、312(8)(2)'、312(8)(3)'、'312(8)(4)'、'312(8)(5)'、'312(8)(6)'和312(8)(7)'。
在图3C(a)中，传输门布局图340C(a)具有单元边界307C(a)。传输门布局图340C(a)包括：VMDPB图案332(1)和332(2)；AAP图案310(3)，其对应于图3D-图3H的ARP区域310(3)'；栅极图案312(5)(2)、312(6)(2)、312(7)(2)和312(8)(2)，其位于AAP图案310(3)上方，相对于X轴彼此不重叠，并且其中栅极图案312(6)(2)和312(7)(2)对应于图3E和图3G中的栅极结构部分312(6)(2)'和312(7)(2)'；
MDP图案316(5)(1)、316(6)(1)和316(7)(1)，其覆盖AAP图案310(3)，相对于X轴彼此不重叠，并且对应于图3D、图3F和图3H中的MDP接触结构部分316(6)(1)'、316(7)(1)'和316(8)(1)'；VMDPT图案328(3)，其对应于图3E中的VMDPT结构328(3)'；VGT图案334(2)，其位于栅极图案312(6)(2)上方，对应于图3E中电耦合栅极结构312(6)(2)'和逻辑导体322(11)'的通孔结构312(6)(2)'；VGT图案334(3)，其位于栅极图案312(7)(2)上方，对应于图3G中电耦合栅极结构312(7)(2)'和逻辑导体322(12)'的通孔结构312(7)(2)'；PG图案322(10)和322(13)，其对应于图3D-图3H中的M0层320(3)中的PG导体322(10)'和322(13)'；以及LC图案322(11)和322(12)，其对应于图3D-图3H中的M0层320(3)中的LC导体322(11)'和322(12)'。
AAP图案310(3)、PG图案322(10)和322(13)以及LC图案322(11)和322(12)的长轴基本上平行于X轴延伸。栅极图案312(5)(2)、312(6)(2)、312(7)(2)和312(8)(2)以及MDN图案316(5)(1)、316(6)(1)和316(7)(1)的长轴基本上平行于Y轴延伸。
与基于CFET的传输门(其在每个CFET的有源区域堆叠件下不包括金属化层，而是在M0层中使用逻辑导体来传导信号I和ZN)的另一种方法相比，布局图340B(a)和340C(a)以及对应截面图340D-340H的传输门具有在M0层320(3)中提供增加的布线资源的优势。更具体地，由于MB层334(3)中对应的LC导体326(8)'和326(7)'传导信号I和ZN，所以根据另一种方法为了传导信号I和ZN而消耗的M0层中的布线资源在布局图340B(a)和340C(a)以及对应截面图340D-340H的传输门中可用。
同样，图3B(b)和图3C(b)是根据一些实施例的对应图3B(a)和图3C(b)的布局图变型。
在图3B(b)中，布局图340(B)(b)相对于X轴重新布置图3B(a)的部分342B(a)(i)和342B(a)(ii)。在图3C(b)中，布局图340(C)(b)相对于X轴重新布置图3C(a)的部分342C(a)(i)和342C(a)(ii)。
同样，图3B(c)和图3C(c)是根据一些实施例的对应图3B(b)和图3C(b)的布局图变型。
在图3B(c)中，部分342B(a)(i)和342B(a)(ii)沿X轴彼此远离，从而与图3B(b)的布局图340B(b)相比扩大了布局图340B(c)。在图3C(c)中，部分342C(a)(i)和342C(a)(ii)沿X轴彼此远离，从而与图3C(b)的布局图340C(b)相比扩大了布局图340C(c)。
同样，图3B(d)和图3C(d)是根据一些实施例的对应图3B(c)和图3C(c)的布局图变型。
与对应的图3B(c)和图3C(c)相比，在图3B(d)和图3C(d)中，图3B(c)和图3C(c)的VMDPB图案被消除，并且相对于Y轴对应地缩短了MDN图案；并且VGT图案关于APN图案的长轴镜像对称放置。
同样，图3B(e)和图3C(e)是根据一些实施例的对应图3B(c)和图3C(c)的布局图变型。
与对应的图3B(c)和图3C(c)相比，在图3B(e)和图3C(e)中，图3B(c)的部分342B(a)(ii)中的VMDNB图案关于AAN图案的长轴镜像对称放置，并且相应地调整对应的MDN图案，从而获得作为部分342B(a)(ii)的变型的部分342B(a)(ii)'；并且图3C(c)的部分342C(a)(ii)中的VMDPB图案关于ANP图案的长轴镜像对称放置，并且相应地调整对应的MDP图案，从而获得作为部分342C(a)(ii)的变型的部分342C(a)(ii)'。
同样，图3B(f)和图3C(f)是根据一些实施例的对应图3B(c)和图3C(c)的布局图变型。
与对应的图3B(a)和图3C(a)相比，在图3B(f)和图3C(g)中，部分342B(a)(ii)和342(C)(a)(ii)沿X轴扩展，获得了对应的变型部分342B(a)(ii)”和342(C)(a)(ii)”；并且VMDPT图案被添加到部分342C(a)(ii)”。
同样，图3B(g)和图3C(g)是根据一些实施例的对应图3B(c)和图3C(f)的布局图变型。
与对应的图3B(a)相比，在图3B(g)中，部分342B(b)(i)沿X轴扩展，从而获得变型部分342B(b)(i)'。另外，图3B(g)具有从图3B(e)借来的部分342B(e)(i)。与图3C(f)相比，在图3C(g)中，部分342C(f)(i)沿X轴扩展，从而获得变型部分342C(f)(i)'。
同样，根据一些实施例，图3B(h)和图3C(h)是半导体器件的对应截面图。
与图3B(c)相比，在图3B(h)中，部分342(B)(c)(i)沿X轴扩展，VMDNB图案之一被去除，对应的MDN图案沿Y轴对应地缩短，从而获得部分342B(c)(i)'。另外，与图3B(c)相比，在图3B(h)中，图3B(c)的部分342(B)(c)(ii)沿X轴扩展，VMDNB图案之一被去除，并且对应的MDN图案沿Y轴对应地缩短，从而获得部分342B(c)(ii)'。与图3C(g)相比，在图3C(h)中，部分342C(f)(i)'沿X轴扩展，从而获得变型部分342C(f)(i)'。
根据一些实施例，图4A、图4B、图4C和图4D是作为BLC CFET的对应半导体器件的偏移截面图。
在偏移截面图中，产生截面的“切割平面”以直角弯曲(或折叠)，以呈现阶梯状或偏移，这有助于示出特征，否则会与未折叠的切割平面相交。更具体地，对应的图4A、图4B、图4C和图4D中的BLC CFET 402C、402D、402E和402F的偏移部分是MDP和MDN电耦合的象征，而不是表示结构布置。
在图4A中，BLC CFET布局图402A包括：逻辑导体426(9)和426(10)以及可选的(如虚线所示)逻辑导体426(11)和426(12)，其位于MB层422(4)中，并且相对于Y轴彼此不重叠；VMDPB结构432(3)和43(4)，其位于对应的逻辑导体426(9)和426(10)上方；ARN区域410(4)；ARN区域408(4)；MDN接触结构414(8)；MDP接触结构416(8)；栅极结构412(9)；VMDPT结构438(4)和438(5)；PG导体422(14)和422(17)以及逻辑导体422(15)和422(16)，其位于M0层420(4)中，并且彼此不重叠，其中逻辑导体422(15)和422(16)位于对应的VMDPT结构438(4)和438(5)上方。
与图4A相比，图4B中的不同包括：去除了VMDPB结构432(3)和432(4)，MDP接触结构416(9)沿Y轴对应地变窄；并且添加VMDNB结构430(4)和430(5)，MDN接触结构414(9)沿Y轴对应地加长。
与图4A相比，图4C中的不同包括：去除了VMDPB结构432(4)，MDP接触结构416(10)沿Y轴对应地变窄；并且添加VMDNB结构436(3)，MDN接触结构414(10)沿Y轴对应地加长。
与图4B相比，图4D中的不同包括：添加了VMDPT结构438(6)，并且MDP接触区域416(11)沿Y轴对应地加长。
图5A是根据一些实施例的逻辑框图546A。
具体地，电路546A是与-或-反相(AOI)门，并且更具体地是AOI22门(在下文中称为AOI22门546A)。AOI22546A包括：第一与门AND1，其接收输入A1和A2；第二与门AND2，其接收输入B1和B2；以及或非门NOR1，其接收AND1和AND2的输出并提供输出ZN，其中ZN表示AOI22的输出。在字母数字文本字符串“AOI22”中，数字字符串“22”表示在第一级或第一阶段有两组输入，其中AOI22门546A的第一级包括两个AND门，即AND1门和AND2门，并且其中每组包括两个输入。在一些实施例中，AOI22门546A具有1倍的驱动强度，并且被称为AOI22X1或AOI22D1。在一些实施例中，对于根据对应的半导体工艺技术节点的标准单元库，1倍的电流驱动能力(驱动强度)表示标准单元库中最小尺寸反相器的驱动强度。
图5B是根据一些实施例的AOI22电路546B的电路图。
在图5B中，AOI22546B包括PMOS晶体管P5、P6、P7和P8以及NMOS晶体管N7、N8、N9和N10。晶体管P5和P6耦合在VDD和节点nde4之间。晶体管P7和P8耦合在节点nde4和nde5之间。节点nde5提供输出ZN。晶体管N7耦合在节点nde5和节点nde6之间。晶体管N8耦合在节点nde5和节点nde7之间。晶体管N9耦合在节点nde6和VSS之间。晶体管N10耦合在节点nde7与VSS之间。输入信号A1提供在晶体管P5和N7的栅极端子上。输入信号A2提供在晶体管P6和N9的栅极端子上。输入信号B1提供在晶体管P7和N8的栅极端子上。输入信号B2提供在晶体管P8和N10的栅极端子上。
图5C-图5D是根据一些实施例的表示AOI22电路546B的对应布局图546C和546D。
对应图5C和图5D的布局图546C和546D表示的AOI22电路546B包括BLC CFET。布局图546C-546D假定X轴和Y轴为对应的基本正交的第一和第二方向。再次，除了别的以外，BLCCFET包括根据典型的CFET型配置布置的第一和第二有源区域的堆叠件，其中第二有源区域堆叠在第一有源区域上方。相对于Z轴，布局图546C中的图案表示AOI22电路546B中的结构，该结构邻近于AOI22电路546B中的第一有源区域的沿Z轴的位置。相对于Z轴，布局图546D中的图案表示AOI22电路546B中的结构，该结构邻近于AOI22电路546B中的第二有源区域的沿Z轴的位置。
图5E是根据一些实施例的扫描D触发器(SDFQ)548E的框图。
基本的D触发器接收单个数据信号D。SDFQ 548E是一种D触发器(DFF)，其可控制以选择数据信号DI或扫描/测试信号SI。
在图5B中，SDFQ 548E包括耦合至D触发器DFF的多路复用器MUX。多路复用器MUX具有分别接收信号DI和SI的数据输入I1和I2，以及接收扫描/测试使能信号SE的控制输入。多路复用器MUX的输出耦合至D触发器DFF的输入。D触发器DFF还接收时钟信号CK。D触发器DFF在选择数据信号DI时输出信号Q，并且在选择测试/扫描信号SI时输出信号SO。
图5C-图5D是根据一些实施例的表示SDFQ电路548E的对应布局图548F和548G。
对应图5C和图5D的布局图548F和548G表示的SDFQ电路548E包括BLC CFET。布局图548F-548G假定X轴和Y轴为对应的基本正交的第一和第二方向。再次，除了别的以外，BLCCFET包括根据典型的CFET型配置布置的第一和第二有源区域的堆叠件，其中第二有源区域堆叠在第一有源区域上方。相对于Z轴，布局图548F中的图案表示SDFQ电路548E中的结构，该结构邻近于SDFQ电路548E中的第一有源区域的沿Z轴的位置。相对于Z轴，布局图548G中的图案表示SDFQ电路548E中的结构，该结构邻近于SDFQ电路548E中的第二有源区域的沿Z轴的位置。
图6A是根据一些实施例的生成布局图的方法600的流程图。
根据一些实施例，方法600例如可以使用EDA***700(下面讨论的图7)和集成电路(IC)制造***800(下面讨论的图8)来实施。关于方法600，布局图的示例包括本文公开的布局图等。可以根据方法600制造的半导体器件的示例包括图1的半导体器件100。
在图6A中，方法600包括框602-604。在框602处，生成布局图，该布局图尤其包括表示如本文所公开的一个或多个BCL CFET的图案等。与由框602生成的布局图对应的半导体器件的示例包括图1的半导体器件100。下面参照图6B至图6D更详细地讨论框602。流程从框602进行到框604。
在框604处，基于布局图，进行以下至少之一：(A)一次或多次光刻曝光；或(b)制造一个或多个半导体掩模；或(C)在半导体器件的层中制造一个或多个组件。参见下面图8的讨论。
图6B是根据一些实施例的生成布局图的方法的流程图。
更具体地，根据一个或多个实施例，图6B的流程图示出包括在图6A的框602中的附加框。
在图6B中，框602包括框620-632。在框620处，相对于第一方向，根据CFET型配置，生成第一和第二有源区(AA)图案，并在第一堆叠件中将第二AA图案布置在第一AA图案上方。第一方向的示例是Z轴。第一和第二AA图案的示例包括图2C和图2D的对应的AAN图案208(2)和AAP图案210(2)。流程从框620进行到框622。
在框622处，生成第一和第二栅极图案，并在第二堆叠件中将第一栅极图案布置在第一AA图案上方，将第二栅极图案布置在第二AA图案上方。第一和第二栅极图案的示例是对应图2C和图2D的对应栅极图案212(3)(1)和212(3)(2)。流程从框622进行到框624。
在框624处，生成第一和第二接触图案，并在第三堆叠件中将第二接触图案布置在第一接触图案上方。第一和第二接触图案的示例是对应的图2C的MDN图案214(3)(1)和图2D的MDP图案216(3)(1)。流程从框624进行到框626。
在框626处，生成第三和第四接触图案，并在第四堆叠件中将第四接触图案布置在第三接触图案上方。第三和第四接触图案的示例是对应的图2C的MDN图案214(4)(1)和图2D的MDP图案216(4)(1)。流程从框626进行到框628。
在框628处，生成分别位于第二栅极图案以及第二和第四接触图案上方并且彼此不重叠的α图案和电网(PG)图案。α图案的示例是图2D中的LC图案222(7)和222(8)，其表示图2E-图2G的M0层220(2)中的对应逻辑导体222(7)'和222(8)'。PG图案的示例是图2D中的PG图案222(6)和222(9)，其表示图2E-图2G的M0层220(2)中的对应PG导体222(6)'和222(9)'。流程从框628进行到框630。
在框630处，生成分别位于第一栅极图案以及第一和第三接触图案下方并且彼此不重叠的β图案。β图案的示例是图2C中的LC图案226(5)和226(6)，其表示图2E-图2G的MB层224(2)中的对应逻辑导体226(5)'和226(6)'。流程从框630进行到框632。
在框632处，生成第一通孔图案，其置于(A)第一栅极图案、第二接触图案或第四接触图案与(B)第一个β图案之间。第一通孔图案的示例是图2C的VGB 228(1)，并且对应地，第一个β图案的示例是图2C的LC图案226(6)。第一通孔图案的另一示例是图3B(a)的VMDNB图案330(2)，并且对应地，第一个β图案的另一示例是图3B(a)的LC图案326(7)。
图6C是根据一些实施例的生成布局图的方法的流程图。
更具体地，根据一个或多个实施例，图6C的流程图示出包括在图6A的框602中的附加框。
在图6C中，框602包括框632和640-646。上面讨论了框632，但是在图6C中示出为包括框634(C)。在框634(C)处，将第一通孔图案置于第一栅极图案和第一个β图案之间。第一通孔图案的示例是图2C的VGB228(1)，并且对应地，第一个β图案的示例是图2C的LC图案226(6)。流程从框634(C)退出框632。流程从框632进行到框640。
在框640处，生成第二通孔图案并将其置于第三接触图案和第二个β图案之间。第二通孔图案的示例是图2C的VMDNB 230(1)，并且对应地，第二个β图案的示例是图2C的LC图案226(5)。流程从框640进行到框642。
在框642处，生成第三通孔图案并将其置于第三和第四接触图案之间。第三通孔图案的示例是图2C的VMDC图案218(2)，并且对应地，第一和第四接触图案的示例是对应的图2D的MDN图案214(4)(1)和图2D的MDP图案216(4)(1)。流程从框642进行到框644。
在框644处，生成第四通孔图案并将其置于第二接触图案和第一个PG图案之间。第四通孔图案的示例是图2D的VMDPT图案238(3)，并且对应地，第二接触图案和第一个PG图案的示例是对应的图2D的MDP图案216(3)(1)和222(6)。流程从框644进行到框646。
在框646处，生成第五通孔图案并将其置于第一接触图案和第二个PG图案之间。第五通孔图案的示例是VMDNT图案236(2)，并且对应地，第一接触图案和第二个PG图案的示例是对应的图2D的MDN图案214(3)(1)和PG图案222(9)。
图6D是根据一些实施例的生成布局图的方法的流程图。
更具体地，根据一个或多个实施例，图6D的流程图示出包括在图6A的框602中的附加框。
在图6D中，框602包括框632和650-658。上面讨论了框632，但是在图6D中示出为包括框634(D)。在框634(D)处，将第一通孔图案置于第一接触图案和第一个β图案之间。第一通孔图案的示例是图3B(a)的VMDNB图案330(2)，并且对应地，第一个β图案的另一示例是图3B(a)的LC图案326(7)。流程从框634(D)退出框632。流程从框632进行到框650。
在框650处，生成第二通孔图案并将其置于第二接触图案和第二个β图案之间。第二接触图案的示例是图3B(a)的VMDPB图案332(1)，并且对应地，第二接触图案和第二个β图案中的示例是对应的图3B(a)的MDP图案316(5)(1)，并且第二个β图案是图3B(a)的LC图案326(8)，其表示图3D-图3H的MB层324(3)中的逻辑导体326(8)'。流程从框658进行到框652。
在框652处，生成第三通孔图案并将其置于第三接触图案和第四接触图案之间。第三通孔图案的示例是图3B(a)的VMDC 318(3)。流程从框652进行到框654。
在框654处，生成第五和第六接触图案，并在第五堆叠件中将第六接触图案布置在第五接触图案上方。第五和第六接触图案的示例是对应的图3B(a)中的MDN图案314(7)(1)和图3C(a)的MDP图案316(7)(1)。流程从框654进行到框656。
在框656处，生成第四通孔图案并将其置于第六接触图案和第一个β图案之间。第四通孔图案的示例是图3B(a)中的VMDPB 332(2)，并且对应地，第一个β图案的示例是图3B(a)中的LC 326(7)，其表示图3D-图3H的MB层324(3)中的逻辑导体326(7)'。流程从框656进行到框658。
在框658处，生成第五通孔图案并将其置于第五接触图案和第二个β图案之间。第五接触图案的示例是图3B(a)的VMDNB 330(3)，并且对应地，第二个β图案的示例是图3B(a)的LC图案326(8)，其表示图3D-图3H的MB层324(3)中的逻辑导体326(8)'。
图6E是根据一些实施例的制造半导体器件的方法的流程图。
更具体地，根据一个或多个实施例，图6E的流程图示出包括在图6A的框604中的附加框。
在图6E中，框604包括框660-662。在框660处，相对于第一方向，形成第一和第二有源区域，并且根据CFET类型配置在第一堆叠件中将第二有源区域布置在第一有源区域上方。第一方向的示例是Z轴。第一和第二有源区域的示例包括图2B的对应的ARN区域208(1)和ARP区域210(1)。流程从框660进行到框662。
在框662处，形成接近第一有源区域和第二有源区域的栅极结构。栅极结构的示例是对应图2B的栅极结构212(1)。流程从框662进行到框664。
在框664处，形成第一和第二接触结构并在第二堆叠件中将第二接触结构布置在第一接触结构上方。第一和第二接触结构的示例是图2B的对应的MDN接触结构214(1)和MDP接触结构216(1)。流程从框664进行到框666。
在框666处，形成第三和第四接触结构，并且在第三堆叠件中将第四接触结构布置在第三接触结构上方。第三和第四接触结构的示例是图2B的对应的MDN接触结构214(2)和MDP接触结构216(2)。流程从框666进行到框668。
在框668处，形成位于第一金属化层中的α逻辑导体和电网(PG)导体，其对应地位于栅极结构以及第二和第四接触结构上方，并且彼此不重叠。α逻辑导体的示例是图2B的M0层220(1)中的逻辑导体222(2)和222(3)。PG导体的示例是图2B的M0层220(1)中的PG导体222(1)和222(4)。流程从框668进行到框670。
在框670处，形成β逻辑导体，其对应地位于栅极结构以及第一和第三接触结构下方，并且彼此不重叠。β逻辑导体的示例是图2B的MB层224(1)中的逻辑导体226(1)-226(4)。流程从框670进行到框672。
在框672处，形成第一通孔结构，其置于(A)第一栅极结构、第一接触结构、第二接触结构、第三接触结构或第四接触结构与(B)第一个β逻辑导体之间并将其电耦合。第一通孔结构的示例是图2F的VGB 228(1)'，并且对应地，第一个β逻辑导体中的示例是图2F的逻辑导体226(6)'。第一通孔结构的另一示例是图3D的VMDNB 330(2)'，并且对应地，第一个β逻辑导体的示例是图3D的逻辑导体326(7)'。
在一些实施例中，第一通孔结构置于栅极结构和第一个β逻辑导体之间并将其电耦合。第一通孔结构的示例是图2F的VGB 228(1)'，并且对应地，第一个β逻辑导体中的示例是图2F的逻辑导体226(6)'。
在一些实施例中，形成第二通孔结构，并且置于第三接触结构和第二个β逻辑导体之间并将其电耦合。第二通孔结构的示例是图2G的VMDNB230(1)'，并且对应地，第二个β逻辑导体的示例是图2G的逻辑导体226(5)'。
在一些实施例中，形成第三通孔结构，并且置于第三和第四接触结构之间并将其电耦合。第三通孔结构的示例是图2B的VMDC 218(1)，并且对应地，第一和第四接触结构的示例是对应的图2B的MDN接触结构214(2)和图2B的MDP接触结构216(2)。
在一些实施例中，生成第四通孔结构，并且置于第二接触结构和第一个PG导体之间并将其电耦合。第四通孔图案的示例是图2B的VMDPT结构238(1)，并且对应地，第二接触结构和第一个PG导体的示例是图2B的对应的MDP图案216(1)和222(1)。
在一些实施例中，生成第五通孔结构，并且置于第一接触结构和第二个PG导体之间并将其电耦合。第五通孔结构的示例是图2B的VMDNT结构236(1)，并且对应地，第一接触结构和第二个PG导体的示例是图2B的对应的MDN图案214(1)和PG导体222(4)。
在一些实施例中，第一通孔结构置于第一接触结构和第一个β逻辑导体之间并。第一通孔结构的示例是图3D的VMDNB结构330(2)'，并且对应地，第一个β逻辑导体的示例是图3D的逻辑导体326(7)'。
在一些实施例中，形成第二通孔结构，并且置于第二接触结构和第二个β逻辑导体之间并将其电耦合。第二接触结构的示例是图3D的VMDPB结构332(1)'，并且对应地，第二接触结构和第二个β导体的示例是图3D的对应的MDP结构316(5)(1)'-(4)'，并且第二个β逻辑导体是图3D-图3H的MB层324(3)中的逻辑导体326(8)'。
在一些实施例中，形成第三通孔结构，并且置于第三接触结构和第四接触结构之间并将其电耦合。第三通孔图案的示例是图3D的VMDC 318(3)'。
在一些实施例中，形成第五和第六接触结构，并且在第四堆叠件中将第六接触结构布置在第五接触结构上方。第五和第六接触结构的示例是对应的图3H中的MDN结构314(7)(1)'-(4)'和图3H中的MDP结构316(7)(1)'-(4)'。
在一些实施例中，生成第四通孔结构，并且置于第六接触图案和第一个β逻辑导体之间并将其电耦合。第四通孔结构的示例是图3H中的VMDPB 332(2)'，并且对应地，第一个β逻辑导体的示例是图3D-图3H的MB层324(3)中的逻辑导体326(7)'。
在一些实施例中，生成第五通孔结构，并且置于第五接触结构和第二个β逻辑导体之间并将其电耦合。第五接触结构的示例是图3H的VMDNB结构330(3)'，并且对应地，第二个β导体的示例是图3D-图3H的MB层324(3)中的逻辑导体326(8)'。
图7是根据一些实施例的电子设计自动化(EDA)EDA***700的框图。
在一些实施例中，EDA***700包括APR***。根据一些实施例，本文描述的设计布局图的方法表示根据一个或多个实施例的引线布线布置，例如，可使用EDA***700来实施。
在一些实施例中，EDA***700是通用计算设备，其包括硬件处理器702和非暂时性计算机可读存储介质704。除其他之外，存储介质704被编码，即存储，计算机程序代码706，即，计算机可执行指令集合。由硬件处理器702执行的指令706表示(至少部分地表示)EDA工具，该工具实现根据一个或多个实施例的本文描述的方法的一部分或全部(下文中，所述工艺和/或方法)。
处理器702经由总线708电耦合至计算机可读存储介质704。处理器702也通过总线708电耦合至I/O接口710。网络接口712也通过总线708电耦合至处理器702。网络接口712连接至网络714，从而，处理器702和计算机可读存储介质704能够通过网络714连接至外部元件。处理器702被配置为执行编码在计算机可读存储介质704中的计算机程序代码706以使得***700可用于执行所述工艺和/或方法的一部分或全部。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理***、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质704是电子、磁、光学、电磁、红外和/或半导体***(或装置或器件)。例如，计算机可读存储介质704包括半导体或固相存储器、磁带、移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括只读光盘存储器(CD-ROM)、光盘读/写(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质704存储计算机程序代码706，其被配置为使EDA***700(其中这种执行(至少部分地)表示EDA工具)可用于执行所述工艺和/或方法的一部分或全部。在一个或多个实施例中，存储介质704还存储有助于执行所述工艺和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质704存储标准单元库707，包括本文公开的这种标准单元。
EDA***700包括I/O接口710。I/O接口710耦合至外部电路。在一个或多个实施例中，I/O接口710包括键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏、和/或向处理器702传达信息和命令的光标方向键。
EDA***700还包括耦合至处理器702的网络接口712。网络接口712允许EDA***700与连接一个或多个其他计算机***的网络714通信。网络接口712包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1364的有线网络接口。在一个或多个实施例中，在两个或多个***700中实现了所述工艺和/或方法的一部分或全部。
EDA***700被配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括用于由处理器702进行处理的指令、数据、设计规则、标准单元库和/或其他参数中的一个或多个。信息通过总线708传输到处理器702。EDA***700被配置为通过I/O接口710接收与UI相关的信息。该信息作为用户界面(UI)742存储在计算机可读介质704中。
在一些实施例中，所述工艺和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所述工艺和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为由EDA***700使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGNSYSTEMS公司获得的
Figure BDA0002927728120000291
或其他合适的布局生成工具的工具生成包括标准单元的布局图。
在一些实施例中，工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可去除和/或内部/机内的储存或存储单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡等)中的一种或多种。
图8是根据一些实施例的集成电路(IC)制造***800以及与其相关联的IC制造流程的框图。
在一些实施例中，基于布局图，例如，使用制造***800来制造(A)一个或多个半导体掩模或(b)半导体集成电路的层中的至少一个组件中的至少一个。
在图8中，IC制造***800包括在设计、开发和制造周期和/或与制造IC器件860有关的服务中彼此相互作用的实体，诸如设计室820、掩模室830和IC制造商/制造厂(“fab”)850。***800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室820、掩模室830和IC fab 850中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和IC fab 850中的两个或更多个共存于公共设施中并使用公共资源。
设计室(或设计团队)820生成IC设计布局图822。IC设计布局图822包括为IC器件860设计的各种几何图案。几何图案对应于金属、氧化物或半导体层的图案，组成要制造的IC器件860的各种组件。各个层组合形成各种IC功能。例如，IC设计布局图822的一部分包括各种IC部件，诸如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔以及用于在半导体衬底(诸如硅晶圆)中形成的用于焊盘的开口和设置在半导体衬底上的各种材料层。设计室820实施适当的设计过程以形成IC设计布局图822。设计过程包括逻辑设计、物理设计或放置和布线中的一个或多个。IC设计布局图822呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图822可以以GDSII文件格式或DFII文件格式表达。
掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局图822来制造一个或多个掩模845，以根据IC设计布局图822来制造IC器件860的各个层。掩模室830执行掩模数据准备832，其中IC设计布局图822被翻译成代表性数据文件(“RDF”)。掩模数据准备832将RDF提供给掩模制造844。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(掩模版)845或半导体晶圆853。掩模布局数据准备832处理设计布局图822以符合掩模写入器的特定特征和/或IC fab 850的要求。在图8中，掩模数据准备832和掩模制造844被示为单独的元件。在一些实施例中，掩模数据准备832和掩模制造844可以被统称为掩模数据准备。
在一些实施例中，掩模数据准备832包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括其他分辨率增强技术(RET)，诸如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，其使用掩模创建规则集合来检查已经在OPC中进行过处理的IC设计布局图822，该掩模创建规则集合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，这可以撤销由OPC执行的修改的一部分以满足掩模创建规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，其模拟将由IC fab850实施以制造IC器件860的工艺。LPC基于IC设计布局图822来仿真该工艺以创建仿真制造的器件，诸如IC器件860。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具和/或制造工艺的其他方面相关联的参数。LPC考虑了各种因素，诸如航拍图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在通过LPC创建了模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图822。
应该理解，为了清楚起见，掩模数据准备832的以上描述已被简化。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)的附加特征，以根据制造规则来修改IC设计布局图822。附加地，可以以各种不同的顺序执行在数据准备832期间应用于IC设计布局图822的工艺。
在掩模数据准备832之后以及在掩模制造844期间，基于修改的IC设计布局图822来制造掩模845或一组掩模845。在一些实施例中，掩模制造844包括基于IC设计布局图822执行一个或多个光刻曝光。在一些实施例中，基于修改的IC设计布局图822，电子束(e-beam)或多电子束的机制用于在掩模(光掩模或掩模版)845上形成图案。掩模845可以以各种技术形成。在一些实施例中，掩模845是使用二元技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，诸如紫外线(UV)束，被不透明区域阻挡并且透过透明区域。在一个示例中，掩模845的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，相移掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造844生成的掩模被用于多种工艺中。例如，在离子注入工艺中使用这种掩模，以在半导体晶圆853中形成各种掺杂区域，在蚀刻工艺中使用这种掩模，以在半导体晶圆853中形成各种蚀刻区域，和/或在其他合适的工艺中使用。
IC fab 850是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC Fab 850是半导体制造厂。例如，可以有制造厂用于多个IC产品的前端制造(前端(FEOL)制造)，而第二制造厂可以为IC产品的互连和封装提供后端制造(后端(BEOL)制造)，第三制造厂可以为制造业务提供其他服务。
IC fab 850包括制造工具852，该制造工具被配置为在半导体晶圆853上执行各种制造操作，从而根据掩模(例如，掩模845)来制造IC器件860。在各种实施例中，制造工具852包括晶片步进器、离子注入机、光刻胶涂布机器、处理室(例如CVD室或LPCVD炉)、CMP***、等离子蚀刻***、晶圆清洁***或能够执行如本文所讨论的一个或多个合适的制造工艺的其他制造设备中的一个或多个。
IC fab 850使用由掩模室830所制造的掩模845来制造IC器件860。因此，IC fab850至少间接地使用IC设计布局图822来制造IC器件860。在一些实施例中，半导体晶圆853由IC fab 850使用掩模845制成IC器件860。在一些实施例中，IC制造包括至少间接基于IC设计布局图822进行一次或多次光刻曝光。半导体晶圆853包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆853还包括各种掺杂区域、电介质特征、多层互连等中的一个或多个(在随后的制造步骤中形成)。
关于集成电路(IC)制造***(例如，图8的***800)以及与之相关联的IC制造流程的细节例如记录在2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公开的授权前公告第20150278429号、2014年2月6日公开的美国授权前公告第20140040838号和2007年8月21日授权的美国专利第7,260,442号中，其全部内容通过引用合并于此。
在一些实施例中，一种方法(用于制造包括掩埋式逻辑导体(BLC)CFET区域的半导体器件)包括：形成布置在第一堆叠件中的第一有源区域和第二有源区域，其中第二有源区域在第一有源区域上方；形成靠近第一有源区域和第二有源区域的栅极结构；形成布置在第二堆叠件中的第一接触结构和第二接触结构，其中第二接触结构在第一接触结构上方，并且第一接触结构和第二接触结构电耦合至对应的第一有源区域和第二有源区域；形成布置在第三堆叠件中的第三接触结构和第四接触结构，其中第四接触结构在第三接触结构上方，并且第三接触结构和第四接触结构电耦合至对应的第一有源区域和第二有源区域；形成位于第一金属化层中的α逻辑导体和电网(PG)导体，α逻辑导体和电网导体对应地位于栅极结构以及第二接触结构和第四接触结构上方，并且彼此不重叠；形成位于金属化掩埋层中的β逻辑导体，β逻辑导体对应地位于栅极结构以及第一接触结构和第三接触结构下方，并且彼此不重叠，以及表示位于金属化掩埋层中的对应的β逻辑导体；以及形成第一通孔结构，该第一通孔结构置于(A)栅极结构、第一接触结构、第二接触结构、第三接触结构或第四接触结构和(B)第一个β逻辑导体之间并将其电耦合。在一些实施例中，第一通孔结构置于栅极结构和第一个β逻辑导体之间；并且方法还包括：形成第二通孔结构，该第二通孔结构置于第三接触结构和第二个β逻辑导体之间并将其电耦合。在一些实施例中，该方法还包括：形成第三通孔结构，该第三通孔结构置于第三接触结构和第四接触结构之间并将其电耦合；形成第四通孔结构，该第四通孔结构置于第二接触结构和第一个PG结构之间并将其电耦合；以及形成第五通孔结构，该第五通孔结构置于第一接触结构和第二个PG结构之间并将其电耦合。在一些实施例中，第一通孔结构置于第一接触结构和第一个β逻辑导体之间，并且方法还包括：形成第二通孔结构，该第二通孔结构置于第二接触结构和第二个β逻辑导体之间并将其电耦合；形成第三通孔结构，该第三通孔结构置于第三接触结构和第四接触结构之间并将其电耦合；形成布置在第四堆叠件中的第五接触结构和第六接触结构，其中第六接触结构在第五接触结构上方，并且第五接触结构和第六接触结构电耦合至对应的第一有源区域和第二有源区域；形成第四通孔结构，该第四通孔结构置于第六接触结构和第一个β逻辑导体之间并将其电耦合，并且表示电耦合邻接结构的对应通孔结构；以及形成第五通孔结构，该第五通孔结构置于第五接触结构和第二个β逻辑导体之间并将其电耦合。
根据本发明的实施例，提供了一种半导体器件，包括掩埋式逻辑导体CFET，掩埋式逻辑导体CFET包括：相对于第一方向，根据CFET型配置布置在堆叠件中的第一有源区域和第二有源区域；第一接触结构和第二接触结构，对应地电耦合至第一有源区域；第三接触结构和第四接触结构，对应地电耦合至第二有源区域；位于堆叠件上方的第一金属化层(M_1st层)，包括：配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和电网导体；α逻辑导体和电网导体彼此不重叠；以及位于堆叠件下方的金属化层(M_B层)，包括彼此不重叠的β逻辑导体；并且其中，相对于垂直于第一方向的第二方向，α逻辑导体、电网导体和β逻辑导体中的每一个至少部分地与第一接触结构、第二接触结构、第三接触结构和第四接触结构中的一个或多个重叠。
在上述半导体器件中，M_1st层具有多个节距，包括：α逻辑导体的节距pch_M_1st_lgk；和电网导体的节距pch_M_1st_pg；并且pch_M_1st_lgk<pch_M_1st_pg。
在上述半导体器件中，M_B层具有由β逻辑导体的节距(pch_M_B_lgk)表示的唯一节距。
在上述半导体器件中，pch_M_1st_lgk<pch_M_B_lgk；或pch_M_B_lgk≤pch_M_1st_pg。
在上述半导体器件中，M_B层具有由β逻辑导体的节距pch_M_B_lgk表示的唯一节距；并且M_1st层中的α逻辑导体的第一节距pch_M_1st_lgk小于pch_M_B_lgk，使得：pch_M_1st_lgk<pch_M_B_lgk。
在上述半导体器件中，pch_M_B_lgk小于或等于M_1st层中的电网导体的第二节距pch_M_1st_pg，使得：pch_M_B_lgk≤pch_M_1st_pg。
在上述半导体器件中，还包括：电路；并且其中，掩埋式逻辑导体CFET包括在电路中。
在上述半导体器件中，电路是反相器、传输门或触发器。
根据本发明的实施例，提供了一种半导体器件，包括掩埋式逻辑导体CFET，掩埋式逻辑导体CFET包括：根据CFET型配置布置在堆叠件中的第一有源区域和第二有源区域，其中第二有源区域位于第一有源区域上方；靠近第一有源区域和第二有源区域的栅极结构；第一接触结构和第二接触结构，对应地电耦合至第一有源区域；第三接触结构和第四接触结构，对应地电耦合至第二有源区域；位于堆叠件上方的第一金属化层(M_1st层)，包括：配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和电网导体；以及位于堆叠件下方金属化(M_B)层(M_B层)，包括β逻辑导体；第一通孔结构，电耦合在第一候选和M_B层中的第一个β逻辑导体之间，第一候选是栅极结构之一或第一接触结构、第二接触结构、第三接触结构或第四接触结构之一。
在上述半导体器件中，第一候选是第二接触结构；并且半导体器件还包括：第二通孔结构，电耦合在栅极结构和M_B层中的第二个β逻辑导体之间。
在上述半导体器件中，还包括：第三通孔结构，电耦合在第三接触结构和M_1st层中的第一个电网导体之间。
在上述半导体器件中，第一候选是第二接触结构；并且半导体器件还包括：第四通孔结构，电耦合在第一接触结构和M_1st层中的第二个导体之间。
在上述半导体器件中，第一候选是第一接触结构；并且半导体器件还包括：第五接触结构，电耦合至第一有源区域；第六接触结构，电耦合至第二有源区域；以及第二通孔结构，电耦合在第二接触结构和M_B层中的第二个β导体之间。
在上述半导体器件中，还包括：第三通孔结构，电耦合在第三接触结构和M_B层中的第一个β导体之间；或第四通孔结构，电耦合在第四接触结构和M_B层中的第二个β导体之间。
在上述半导体器件中，还包括：第三通孔结构，电耦合在栅极结构和M_1st层中的第一个α导体之间；或第四通孔结构，电耦合在栅极结构和M_1st层中的第二个α导体之间。
在上述半导体器件中，还包括：第三通孔结构，电耦合在第五接触结构和第六接触结构之间。
根据本发明的实施例，提供了一种制造包括掩埋式逻辑导体(BLC)CFET区域的半导体器件的方法，该方法包括：形成布置在第一堆叠件中的第一有源区域和第二有源区域，其中第二有源区域位于第一有源区域上方；形成靠近第一有源区域和第二有源区域的栅极结构；形成布置在第二堆叠件中的第一接触结构和第二接触结构，其中第二接触结构位于第一接触结构上方，并且第一接触结构和第二接触结构电耦合至对应的第一有源区域和第二有源区域；形成布置在第三堆叠件中的第三接触结构和第四接触结构，其中第四接触结构位于第三接触结构上方，并且第三接触结构和第四接触结构电耦合至对应的第一有源区域和第二有源区域；形成位于第一金属化层中的α逻辑导体和电网导体，α逻辑导体和电网导体对应地位于栅极结构以及第二接触结构和第四接触结构上方，并且彼此不重叠；形成位于金属化掩埋层中的β逻辑导体，β逻辑导体对应地位于栅极结构以及第一接触结构和第三接触结构下方，并且彼此不重叠，以及表示金属化掩埋层中的对应的β逻辑导体；以及形成第一通孔结构，第一通孔结构置于(A)栅极结构、第一接触结构、第二接触结构、第三接触结构或第四接触结构和(B)第一个β逻辑导体之间并将其电耦合。
在上述方法中，第一通孔结构置于栅极结构和第一个β逻辑导体之间；并且方法还包括：形成第二通孔结构，第二通孔结构置于第三接触结构和第二个β逻辑导体之间并将其电耦合。
在上述方法中，还包括：形成第三通孔结构，第三通孔结构置于第三接触结构和第四接触结构之间并将其电耦合；形成第四通孔结构，第四通孔结构置于第二接触结构和第一个电网导体之间并将其电耦合；以及形成第五通孔结构，第五通孔结构置于第一接触结构和第二个电网导体之间并将其电耦合。
在上述方法中，第一通孔结构置于第一接触结构和第一个β逻辑导体之间；并且方法还包括：形成第二通孔结构，第二通孔结构置于第二接触结构和第二个β逻辑导体之间并将其电耦合；形成第三通孔结构，第三通孔结构置于第三接触结构和第四接触结构之间并将其电耦合；形成布置在第四堆叠件中的第五接触结构和第六接触结构，其中第六接触结构位于第五接触结构上方，并且第五接触结构和第六接触结构电耦合至对应的第一有源区域和第二有源区域；形成第四通孔结构，第四通孔结构置于第六接触结构和第一个β逻辑导体之间并将其电耦合，并且第四通孔结构表示电耦合邻接结构的对应通孔结构；以及形成第五通孔结构，第五通孔结构置于第五接触结构和第二个β逻辑导体之间并将其电耦合。
可见，对于本领域的普通技术人员来说，所公开的一个或多个实施例实现了以上所阐述的一个或多个优点。在阅读前述说明书之后，本领域的普通技术人员将能够想到多种变化、等效替换和如本文所广泛地披露的多个其他的实施例。因此，意欲仅通过所附权利要求及其等同物中所包含的限定来限制本文要求授予的保护内容。
在实施例中，一种半导体器件包括掩埋式逻辑导体(BLC)CFET，该BLC CFET包括：相对于第一方向，根据CFET类型配置布置在堆叠件中的第一有源区域和第二有源区域；第一接触结构和第二接触结构，对应地电耦合至第一有源区域；第三接触结构和第四接触结构，对应地电耦合到第二有源区域；堆叠件上方的第一金属化层(M_1st层)，包括：配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和电网(PG)导体；α逻辑和PG导体彼此不重叠；堆叠件下方的金属化层(M_B层)，包括彼此不重叠的β逻辑导体，其中，相对于垂直于第一方向的第二方向，α逻辑导体、PG导体和β逻辑导体中的每一个至少部分地与第一接触结构、第二接触结构、第三接触结构和第四接触结构中的一个或多个重叠。在实施例中，M_1st层具有多个节距，包括：α逻辑导体的节距(pch_M_1st_lgk)；和PG导体的节距(pch_M_1st_pg)；并且pch_M_1st_lgk<pch_M_1st_pg。在实施例中，M_B层具有由β逻辑导体的节距(pch_M_B_lgk)表示的唯一节距。在实施例中，pch_M_1st_lgk<pch_M_B_lgk；或pch_M_B_lgk≤pch_M_1st_pg。在实施例中，M_B层具有由β逻辑导体的节距(pch_M_B_lgk)表示的唯一节距；并且M_1st层中的α逻辑导体的第一节距(pch_M_1st_lgk)小于pch_M_B_lgk，使得：pch_M_1st_lgk<pch_M_B_lgk。在实施例中，pch_M_B_lgk小于或等于M_1st层中的PG导体的第二节距(pch_M_1st_pg)，使得：pch_M_B_lgk≤pch_M_1st_pg。在实施例中，半导体器件还包括电路；并且其中BPG CFET包括在电路中。在实施例中，电路是反相器、传输门或触发器。
在实施例中，半导体器件包括掩埋式逻辑导体(BLC)CFET，该BLC CFET包括：第一和第二有源区域，根据CFET型配置布置在堆叠件中，其中第二有源区域在第一有源区域上方；靠近第一有源区域和第二有源区域的栅极结构；第一接触结构和第二接触结构，对应地电耦合至第一有源区域；第三接触结构和第四接触结构，对应地电耦合至第二有源区域；堆叠件上方的第一金属化层(M_1st层)，包括：配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和电网(PG)导体；以及堆叠件下方的金属化(M_B)层(M_B层)，并且其包括β逻辑导体；第一通孔结构，电耦合在第一候选和M_B层中的第一个β逻辑导体之间，第一候选是栅极结构之一或第一接触结构、第二接触结构、第三接触结构或第四接触结构之一。在实施例中，第一候选是第二接触结构；并且半导体器件还包括：第二通孔结构，该第二通孔结构电耦合在栅极结构和M_B层中的第二个β逻辑导体之间。在实施例中，半导体器件还包括：第三通孔结构，该第三通孔结构电耦合在第三接触结构和M_1st层中的第一个PG导体之间。在实施例中，第一候选是第二接触结构；并且半导体器件还包括：第四通孔结构，该第四通孔结构电耦合在第一接触结构和M_1st层中的第二个导体之间。在实施例中，第一候选是第一接触结构；并且半导体器件还包括：第五接触结构，电耦合至第一有源区域；第六接触结构，电耦合至第二有源区域；以及第二通孔结构，电耦合在第二接触结构和M_B层中的第二个β导体之间。在实施例中，半导体器件还包括：第三通孔结构，电耦合在第三接触结构和M_B层中的第一个β导体之间；或第四通孔结构，电耦合在第四接触结构和M_B层中的第二个β导体之间。在实施例中，半导体器件还包括：第三通孔结构，电耦合在栅极结构和M_1st层中的第一个α导体之间；或第四通孔结构，电耦合在栅极结构和M_1st层中的第二个α导体之间。在实施例中，半导体器件还包括：第三通孔结构，电耦合在第五接触结构和第六接触结构之间。
在实施例中，一种方法(针对存储在非暂时性计算机可读介质上的布局图，用于制造包括掩埋式逻辑导体(BLC)CFET区域的半导体器件)包括以下步骤：生成布置在第一堆叠件中的第一有源区(AA)图案和第二有源区图案，其中第二AA图案布置在第一AA图案上方，并且第一AA图案和第二AA图案表示半导体器件中对应的第一有源区域和第二有源区域的CFET型配置；生成布置在第二堆叠件中的第一栅极图案和第二栅极图案，其中第一栅极图案在第一AA图案上方，并且第二栅极图案在第二AA图案上方，第一栅极图案和第二栅极图案表示第一栅极结构的对应的第一部分；生成布置在第三堆叠件中的第一接触图案和第二接触图案，其中第二接触图案在第一接触图案上方，并且第一接触图案和第二接触图案表示与对应的第一有源区域和第二有源区域电耦合的对应的第一接触结构和第二接触结构的第一部分；生成布置在第四堆叠件中的第三接触图案和第四接触图案，其中第四接触图案在第三接触图案上方，并且第三接触图案和第四接触图案表示与对应的第一有源区域和第二有源区域电耦合的对应的第三接触结构和第四接触结构的第一部分；生成α图案和电网(PG)图案，其对应地位于第二栅极图案以及第二接触图案和第四接触图案上方，彼此不重叠，并且表示第一金属化层中的对应的α逻辑导体和PG导体；生成β图案，其对应地位于第一栅极图案以及第一接触图案和第三接触图案下方，彼此不重叠，并且表示金属化掩埋层中的对应的β逻辑导体；以及生成第一通孔图案，其置于(A)第一栅极图案、第二接触图案或第四接触图案和(B)第一个β图案之间，并且表示电耦合邻接结构的对应通孔结构。在实施例中，方法还包括基于布局图的至少以下之一：(A)进行一次或多次光刻曝光；(B)制造一个或多个半导体掩模；或(C)在半导体集成电路的层中制造至少一个组件。在实施例中，第一通孔图案置于第一栅极图案和第一个β图案之间；并且生成布局图还包括：生成第二通孔图案，该第二通孔图案置于第三接触图案和第二个β图案之间，并且表示电耦合邻接结构的对应通孔结构；生成第三通孔图案，该第三通孔图案置于第三接触图案和第四接触图案之间，并且表示电耦合邻接结构的对应通孔结构；生成第四通孔图案，该第四通孔图案置于第二接触图案和第一个PG图案之间，并且表示电耦合邻接结构的对应通孔结构；以及生成第五通孔图案，该第五通孔图案置于第一接触图案和第二个PG图案之间，并且表示电耦合邻接结构的对应通孔结构。在实施例中，第一通孔图案置于第一接触图案和第一个β图案之间；并且生成布局图还包括：生成第二通孔图案，该第二通孔图案置于第二接触图案和第二个β图案之间，并且表示电耦合邻接结构的对应通孔结构；生成第三通孔图案，该第三通孔图案置于第三接触图案和第四接触图案之间，并且表示电耦合邻接结构的对应通孔结构；生成布置在第五堆叠件中的第五接触图案和第六接触图案，其中第六接触图案在第五接触图案上方，并且第五接触图案和第六接触图案表示与对应的第一有源区域和第二有源区域电耦合的对应的第五结构和第六结构的第一部分；生成第四通孔图案，该第四通孔图案置于第六接触图案和第一个β图案之间，并且表示电耦合邻接结构的对应通孔结构；以及生成第五通孔图案，该第五通孔图案置于第五接触图案和第二个β图案之间，并且表示电耦合邻接结构的对应通孔结构。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域的技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。

Claims (10)

1.一种半导体器件，包括掩埋式逻辑导体CFET，所述掩埋式逻辑导体CFET包括：
相对于第一方向，根据CFET型配置布置在堆叠件中的第一有源区域和第二有源区域；
第一接触结构和第二接触结构，对应地电耦合至所述第一有源区域；
第三接触结构和第四接触结构，对应地电耦合至所述第二有源区域；
位于所述堆叠件上方的第一金属化层(M_1st层)，包括：
配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和
电网导体；
所述α逻辑导体和所述电网导体彼此不重叠；以及
位于所述堆叠件下方的金属化层(M_B层)，包括彼此不重叠的β逻辑导体；并且
其中，相对于垂直于所述第一方向的第二方向，所述α逻辑导体、所述电网导体和所述β逻辑导体中的每一个至少部分地与所述第一接触结构、所述第二接触结构、所述第三接触结构和所述第四接触结构中的一个或多个重叠。
2.根据权利要求1所述的半导体器件，其中：
所述M_1st层具有多个节距，包括：
所述α逻辑导体的节距pch_M_1st_lgk；和
所述电网导体的节距pch_M_1st_pg；并且
pch_M_1st_lgk<pch_M_1st_pg。
3.根据权利要求2所述的半导体器件，其中：
所述M_B层具有由所述β逻辑导体的节距(pch_M_B_lgk)表示的唯一节距。
4.根据权利要求3所述的半导体器件，其中：
pch_M_1st_lgk<pch_M_B_lgk；或
pch_M_B_lgk≤pch_M_1st_pg。
5.根据权利要求1所述的半导体器件，其中：
所述M_B层具有由所述β逻辑导体的节距pch_M_B_lgk表示的唯一节距；并且
所述M_1st层中的α逻辑导体的第一节距pch_M_1st_lgk小于pch_M_B_lgk，使得：
pch_M_1st_lgk<pch_M_B_lgk。
6.根据权利要求5所述的半导体器件，其中：
pch_M_B_lgk小于或等于所述M_1st层中的电网导体的第二节距pch_M_1st_pg，使得：
pch_M_B_lgk≤pch_M_1st_pg。
7.根据权利要求1所述的半导体器件，还包括：
电路；并且
其中，所述掩埋式逻辑导体CFET包括在所述电路中。
8.根据权利要求7所述的半导体器件，其中：
所述电路是反相器、传输门或触发器。
9.一种半导体器件，包括掩埋式逻辑导体CFET，所述掩埋式逻辑导体CFET包括：
根据CFET型配置布置在堆叠件中的第一有源区域和第二有源区域，其中所述第二有源区域位于所述第一有源区域上方；
靠近所述第一有源区域和所述第二有源区域的栅极结构；
第一接触结构和第二接触结构，对应地电耦合至所述第一有源区域；
第三接触结构和第四接触结构，对应地电耦合至所述第二有源区域；
位于所述堆叠件上方的第一金属化层(M_1st层)，包括：
配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和
电网导体；以及
位于所述堆叠件下方金属化(M_B)层(M_B层)，包括β逻辑导体；
第一通孔结构，电耦合在第一候选和所述M_B层中的第一个β逻辑导体之间，所述第一候选是所述栅极结构之一或所述第一接触结构、所述第二接触结构、所述第三接触结构或所述第四接触结构之一。
10.一种制造包括掩埋式逻辑导体(BLC)CFET区域的半导体器件的方法，所述方法包括：
形成布置在第一堆叠件中的第一有源区域和第二有源区域，其中所述第二有源区域位于所述第一有源区域上方；
形成靠近所述第一有源区域和所述第二有源区域的栅极结构；
形成布置在第二堆叠件中的第一接触结构和第二接触结构，其中所述第二接触结构位于所述第一接触结构上方，并且所述第一接触结构和所述第二接触结构电耦合至对应的第一有源区域和第二有源区域；
形成布置在第三堆叠件中的第三接触结构和第四接触结构，其中所述第四接触结构位于所述第三接触结构上方，并且所述第三接触结构和所述第四接触结构电耦合至对应的第一有源区域和第二有源区域；
形成位于第一金属化层中的α逻辑导体和电网导体，所述α逻辑导体和所述电网导体对应地位于所述栅极结构以及所述第二接触结构和所述第四接触结构上方，并且彼此不重叠；
形成位于金属化掩埋层中的β逻辑导体，所述β逻辑导体对应地位于所述栅极结构以及所述第一接触结构和所述第三接触结构下方，并且彼此不重叠，以及表示金属化掩埋层中的对应的β逻辑导体；以及
形成第一通孔结构，所述第一通孔结构置于(A)所述栅极结构、所述第一接触结构、所述第二接触结构、所述第三接触结构或所述第四接触结构和(B)第一个β逻辑导体之间并将其电耦合。
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