CN113282531B - 基于脉冲触发的二端口串行数据收发电路及方法 - Google Patents

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Abstract

本发明涉及一种基于脉冲触发的二端口串行数据收电路，包括发送端和接收端；所述接收端包括脉冲触发器，移位寄存器和串行转并行模块；所述发送端时钟输出CLK分别连接至脉宽触发器以及移位寄存器的时钟输入端；所述发送端数据输出MOSI连接至移位寄存器的数据输入端；所述脉宽触发器输出RST信号，作为移位寄存器的复位端，当RST为逻辑高电平时将清除移位寄存器中的内容；所述脉宽触发器输出FSH信号连接至串行转并行模块的时钟输入端，而移位寄存器的输出逐比特连接至串行转并行模块的数据输入端。本发明电路结构简单、采用通信协议简洁，且端口紧凑。

Description

基于脉冲触发的二端口串行数据收发电路及方法
技术领域
本发明涉及脉冲触发器设计领域，具体涉及一种基于脉冲触发的二端口串行数据收电路及方法。
背景技术
数据传输与接收往往是数据处理过程中的关键，传统的基于SPI、I2C或UART协议的传输方式存在通信协议复杂、电路实现复杂、端口数较多等缺点。
发明内容
有鉴于此，本发明的目的在于提供一种基于脉冲触发的二端口串行数据收发机制及实现电路及方法，电路简单、采用通信协议简洁，且端口紧凑，
为实现上述目的，本发明采用如下技术方案：
一种基于脉冲触发的二端口串行数据收发机制及实现电路，包括发送端和接收端；所述接收端包括脉冲触发器，移位寄存器和串行转并行模块；所述发送端时钟输出CLK分别连接至脉宽触发器以及移位寄存器的时钟输入端；所述发送端数据输出MOSI连接至移位寄存器的数据输入端；所述脉宽触发器输出RST信号，作为移位寄存器的复位端，当RST为逻辑高电平时将清除移位寄存器中的内容；所述脉宽触发器输出FSH信号连接至串行转并行模块的时钟输入端，而移位寄存器的输出逐比特连接至串行转并行模块的数据输入端。
进一步的，所述脉冲触发器包括高电平脉宽判决器，低电平脉宽判决器、RS触发器、逻辑或门；所述高电平脉宽判决器，低电平脉宽判决器输入信号均为CLK；所述高电平脉宽判决器与RS触发器的置位端、逻辑或门输入端分别连接；所述低电平脉宽判决器RS触发器复位端；所述RS触发器反向输出端连接至逻辑或门的另一输入端；所述或门输出端产生RST信号，RS触发器反向输出端产生FSH信号。
一种基于脉冲触发的二端口串行数据收电路的控制方法，包括以下步骤：
发送端通过将CLK时钟设置为逻辑高电平并持续超过T1时间的方式通知接收端数据发送的开始，然后在每个CLK下降沿到来时触发串行数据的逐位发送，即当CLK下降沿时将数据挂载至MOSI端口，数据发送完毕后将CLK设置为低电平并持续超过T2的时间来表示数据发送的结束；
接收端首先使用脉冲触发器检测CLK高/低电平脉冲宽度来开启/结束数据接收；当脉冲触发器检测到CLK高电平持续的时间超过T1时信号TSTR变成逻辑高电平使RS触发器置位，造成RST变为高电平；当接收完毕时，输出端并行输出之前接收的信号。
进一步的，所述脉冲触发器控制，具体如下：
当脉冲触发器输入端CLK上信号的高电平持续时间大于预设阈值T1时，高电平脉宽判决器将TSTR设置为有效电平，此时TSDN设置为无效电平；当脉冲触发器输入端CLK上信号的低电平持续时间大于预设阈值T2时，低电平脉宽判决器将TSDN设置为有效电平而TSTR设置为无效电平；当脉冲触发器输入端CLK上信号的高电平持续时间小于预设阈值T1或脉冲触发器输入端CLK上信号的低电平持续时间小于预设阈值T2时，输出端TSTR和TSDN保持不变；
TSTR和TSDN输出至RS触发器；
根据RS触发器的反向输出端和TSTR间的逻辑或门，或门的输出信号作为移位寄存器的复位端。
进一步的，所述移位寄存器采用高电平复位。
本发明与现有技术相比具有以下有益效果：
本发明能够通过二端口进行数据的串行传输通过检测时钟沿电平时间来控制数据的传输，具有端口数少，电路结构简单，传输高效等优点。
附图说明
图1是本发明电路原理图；
图2是本发明一实施例中触发器电路结构图；
图3是本发明一实施例中信号波形图；
图4是本发明一实施例中控制方法流程图；
图5是本发明一实施例中发送端发送一个10位数据信号的CLK和MOSI信号波形；
图6是本发明一实施例中传输的值分别为“0101010101”和“1011010101”的波形图；
图7是本发明一实施例中数据输出过程的波形图；
图中，（Ⅰ）为发送端，（Ⅱ）为接收端；（1）为数据发送模块，（2）为脉冲触发器，（3）为移位寄存器，（4）为串行转并行模块。
具体实施方式
下面结合附图及实施例对本发明做进一步说明。
请参照图1，本发明提供一基于脉冲触发的二端口串行数据收电路，包括发送端和接收端；所述接收端包括脉冲触发器，移位寄存器和串行转并行模块；所述发送端时钟输出CLK分别连接至脉宽触发器以及移位寄存器的时钟输入端；所述发送端数据输出MOSI连接至移位寄存器的数据输入端；所述脉宽触发器输出RST信号，作为移位寄存器的复位端，当RST为逻辑高电平时将清除移位寄存器中的内容；所述脉宽触发器输出FSH信号连接至串行转并行模块的时钟输入端，而移位寄存器的输出逐比特连接至串行转并行模块的数据输入端。
参考图2，在本实施例中，脉冲触发器包括高电平脉宽判决器，低电平脉宽判决器、RS触发器、逻辑或门；所述高电平脉宽判决器，低电平脉宽判决器输入信号均为CLK；所述高电平脉宽判决器与RS触发器的置位端、逻辑或门输入端分别连接；所述低电平脉宽判决器RS触发器复位端；所述RS触发器反向输出端连接至逻辑或门的另一输入端；所述或门输出端产生RST信号，RS触发器反向输出端产生FSH信号。
在本实施例中，数据收发机制如下：该收发机制只需要时钟CLK和数据MOSI这两个端口；通过对CLK时钟边沿信号高低电平持续时间来实现数据传输的控制。如图3所示，定义CLK时钟信号高电平持续时间超过T1作为数据传输的开始；CLK时钟信号为低电平且持续时间超过T2作为数据传输结束的标志。时钟CLK下降沿时将数据挂载于MOSI；接收机在CLK上升沿时进行数据接收。
在本实施例中，还提供一种基于脉冲触发的二端口串行数据收发机制，包括以下步骤：
发送端通过将CLK时钟设置为逻辑高电平并持续超过T1时间的方式通知接收端数据发送的开始，然后在每个CLK下降沿到来时触发串行数据的逐位发送，即当CLK下降沿时将数据挂载至MOSI端口，数据发送完毕后将CLK设置为低电平并持续超过T2的时间来表示数据发送的结束；
接收端首先使用脉冲触发器检测CLK高/低电平脉冲宽度来开启/结束数据接收；当脉冲触发器检测到CLK高电平持续的时间超过T1时信号TSTR变成逻辑高电平使RS触发器置位，造成RST变为高电平；当接收完毕时，输出端并行输出之前接收的信号。
在本实施例中，如图4所示，为发送端发送一位n位数据的数据传输流程。数据发送开始时，CLK必须维持在高电平且时间大于T1以初始化接收端模块，发送端内置的时钟计数器N置0；在CLK变为低电平（即时钟下降沿）时，改变MOSI为要输出的数值，在CLK转变为低电平并维持TL时间后，CLK变为高电平，此时发送端内置的时钟计数器N数值加1。然后CLK转变为高电平并维持在时间VH之后重新变为低电平，之后继续设置MOSI的值为下一位输出值，之后继续重复上述步骤，当时钟计数器N的数值大于n后数据传输完成。如果此时需要继续发送数据，则CLK时钟信号高电平持续时间大于T1即可。重复上述操作，直到数据传输完成。其中时间参数T1应远大于TH和TL。
接收端接收一个n位数据的过程如下：当发送端开始发送数据时，脉冲触发器检测到CLK为高电平的持续时间大于T1时，移位寄存器复位，数据传输开始。移位寄存器在CLK上升沿时采集MOSI的信号并按顺序移位存储起来，当串行转并行输出电路检测到数据传输完成时，输出端OUTPUT[n-1:0]输出移位寄存器的n位信号。
优选的，在本实施例中，所述脉冲触发器控制，具体如下：
当脉冲触发器输入端CLK上信号的高电平持续时间大于预设阈值T1时，高电平脉宽判决器将TSTR设置为有效电平，此时TSDN设置为无效电平；当脉冲触发器输入端CLK上信号的低电平持续时间大于预设阈值T2时，低电平脉宽判决器将TSDN设置为有效电平而TSTR设置为无效电平；当脉冲触发器输入端CLK上信号的高电平持续时间小于预设阈值T1或脉冲触发器输入端CLK上信号的低电平持续时间小于预设阈值T2时，输出端TSTR和TSDN保持不变；TSTR和TSDN输出至RS触发器；根据RS触发器的反向输出端和TSTR间的逻辑或门，或门的输出信号作为移位寄存器的复位端。
优选的，移位寄存器采用高电平复位。
在本实施例中，发送端发送一个10位数据信号的CLK和MOSI信号波形，如图5所示，发送端在数据传输前CLK必须维持在高电平时间大于T1以初始化接收端的移位寄存器。数据传输过程中的CLK时钟高低电平时间TH和TL必须远小于T1和T2。在一次数据完成后，如果要继续发送数据则将CLK维持在高电平。如果要停止传输则变为低电平。接收端将在CLK上升沿采集MOSI信号，图6中传输的值分别为“0101010101”和“1011010101”。
在图6中，T1和T2为时间参数。当CLK高电平时间大于T1时，TSTR端口置“1”；当CLK低电平时间大于T2，TSDN端口置“1”。TSTR和TSDN信号后接RS触发器，RS触发器的反向输出端和TSTR信号分别接入或门。当TSDN信号为“1”时，RS触发器反向输出端为“1”，复位移位寄存器；当TSTR信号为1时，直接复位移位寄存器。TSTR和TSDN信号不同时为“1”。
在图7所示的数据输出过程中，在CLK第一个上升沿后，其维持高电平的时间大于T1，因此先初始化移位寄存器。然后开始传输数据，在之后的10个CLK上升沿内对MOSI信号进行采样得到数值 “1101010101”，在第10个CLK上升沿时，接收端将采集到的数据输出至OUTPUT。之后CLK维持高电平初始化内部寄存器以准备下一串数据的传输；由于虚线框中的CLK低电平时间大于设定的T2，因此RST变为高电平，移位寄存器被复位，之前所采集数据被清除。之后CLK又转变为高电平并大于T1时间，移位寄存器重新在10个CLK上升沿采集数据并得到 数值“0101010000”, 在第10个CLK上升沿时，接收端将采集到的数据输出至OUTPUT。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (2)

1.一种基于脉冲触发的二端口串行数据收发电路，包括发送端和接收端；所述接收端包括脉冲触发器，移位寄存器和串行转并行模块；所述发送端的时钟输出信号CLK分别连接至脉宽触发器的时钟输入端以及移位寄存器的时钟输入端；所述发送端的数据输出信号MOSI连接至移位寄存器的数据输入端；所述脉宽触发器输出RST信号，作为移位寄存器的复位端，当RST为逻辑高电平时将清除移位寄存器中的内容；所述脉宽触发器输出FSH信号连接至串行转并行模块的时钟输入端，而移位寄存器的输出逐比特连接至串行转并行模块的数据输入端，所述脉冲触发器包括高电平脉宽判决器，低电平脉宽判决器、RS触发器、逻辑或门；所述高电平脉宽判决器，低电平脉宽判决器输入信号均为发送端的时钟输出信号CLK；所述高电平脉宽判决器的输出端输出TSTR信号，所述高电平脉宽判决器的输出端与RS触发器的置位端、逻辑或门输入端分别连接；所述低电平脉宽判决器的输出端输出TSDN信号，所述低电平脉宽判决器的输出端与RS触发器的复位端连接；所述RS触发器反向输出端连接至逻辑或门的另一输入端；所述或门输出端产生RST信号，RS触发器反向输出端产生FSH信号；收发机制只需要时钟CLK和数据MOSI这两个端口；通过对时钟CLK的边沿信号高低电平持续时间来实现数据传输的控制，定义时钟输出信号CLK高电平持续时间超过T1作为数据传输的开始；时钟输出信号CLK为低电平且持续时间超过T2作为数据传输结束的标志；时钟输出信号CLK下降沿时将数据挂载于MOSI；接收机在时钟输出信号CLK上升沿时进行数据接收。
2.一种基于权利要求1所述的基于脉冲触发的二端口串行数据收发电路的控制方法，其特征在于，包括以下步骤：发送端通过将时钟输出信号CLK设置为逻辑高电平并持续超过T1时间的方式通知接收端数据发送的开始，然后在每个时钟输出信号CLK的下降沿到来时触发串行数据的逐位发送，即当时钟输出信号CLKK的下降沿时将数据挂载至MOSI端口，数据发送完毕后将CLK设置为低电平并持续超过T2的时间来表示数据发送的结束；
接收端首先使用脉冲触发器检测时钟输出信号CLK高、低电平脉冲宽度来开启或者结束数据接收；当脉冲触发器检测到时钟输出信号CLK高电平持续的时间超过T1时信号TSTR变成逻辑高电平使RS触发器置位，造成RST变为高电平；当接收完毕时，输出端并行输出之前接收的信号；当脉冲触发器输入端CLK上信号的高电平持续时间大于预设阈值T1时，高电平脉宽判决器将TSTR设置为有效电平，此时TSDN设置为无效电平；当脉冲触发器输入端CLK上信号的低电平持续时间大于预设阈值T2时，低电平脉宽判决器将TSDN设置为有效电平而TSTR设置为无效电平；当脉冲触发器输入端CLK上信号的高电平持续时间小于预设阈值T1或脉冲触发器输入端CLK上信号的低电平持续时间小于预设阈值T2时，输出端的TSTR信号和TSDN信号保持不变；TSTR和TSDN输出至RS触发器；根据RS触发器的反向输出端和TSTR间的逻辑或门，或门的输出信号作为移位寄存器的复位端；发送端发送n位数据的数据传输流程；数据发送开始时，CLK必须维持在高电平且时间大于T1以初始化接收端模块，发送端内置的时钟计数器N置0；在CLK变为低电平时，改变MOSI为要输出的数值，在CLK转变为低电平并维持TL时间后，CLK变为高电平，此时发送端内置的时钟计数器N数值加1；然后CLK转变为高电平并维持在时间TH之后重新变为低电平，之后继续设置MOSI的值为下一位输出值，之后继续重复上述步骤，当时钟计数器N的数值大于n后数据传输完成；如果此时需要继续发送数据，则CLK时钟信号高电平持续时间大于T1即可；重复上述操作，直到数据传输完成；其中时间参数T1和T2应大于TH和TL；接收端接收n位数据的过程如下：当发送端开始发送数据时，脉冲触发器检测到CLK为高电平的持续时间大于T1时，移位寄存器复位，数据传输开始；移位寄存器在CLK上升沿时采集MOSI的信号并按顺序移位存储起来，当串行转并行输出电路检测到数据传输完成时，输出端OUTPUT[n-1:0]输出移位寄存器的n位信号。
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