CN113270137A - 一种基于fpga嵌入式软核的ddr2测试方法 - Google Patents

一种基于fpga嵌入式软核的ddr2测试方法 Download PDF

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Abstract

本发明公开了一种基于FPGA嵌入式软核的DDR2测试方法，包括：对嵌入式软核进行初始化配置，得到第一配置信息；对嵌入式软核的***设备进行初始化配置，得到第二配置信息；其中，嵌入式软核的***设备，包括：DDR2控制IP核和串口IP核；根据第一配置信息和第二配置信息，生成硬件描述文件，并绑定信号和管脚；当接收到DSP发送的测试指令时，嵌入式软核与DSP进行测试指令握手，对DDR2进行测试，得到测试结果；将测试结果发送至DSP；DSP接收测试结果，并对测试结果进行解析和判断。本发明应用嵌入式软核测试DDR2，简化了测试***的结构，具有占用资源少、可配置性强、调试简便、成本低、功能丰富、可扩展性强等优点。

Description

一种基于FPGA嵌入式软核的DDR2测试方法
技术领域
本发明属于DDR2测试技术领域，尤其涉及一种基于FPGA嵌入式软核的DDR2测试方法。
背景技术
DDR2是一种动态随机存取存储器，属于SDRAM家族的存储器产品，它具有传输能力高，发热量小、功耗低，运行速度快、容量大、价格便宜等特点，因而在嵌入式***中被广泛应用，特别是那些图像处理与高速数据采集等场合的嵌入式***，都需要高速缓存大量的数据。DDR2存储器是一种极佳的选择。
DDR2 SDRAM的接口不能直接与现今的微处理器的存储接口相连，需要在期间***控制器实现微处理器对存储器的控制。国内航天领域内各单位使用的DDR2存储器的型号各不相同，控制时序、频率也各不相同，如果用逻辑实现的话移植比较困难，代码复杂度高，开发调试周期长。
发明内容
本发明的技术解决问题：克服现有技术的不足，提供一种基于FPGA嵌入式软核的DDR2测试方法，应用嵌入式软核测试DDR2，简化了测试***的结构，具有占用资源少、可配置性强、调试简便、成本低、功能丰富、可扩展性强等优点。
为了解决上述技术问题，本发明公开了一种基于FPGA嵌入式软核的DDR2测试方法，包括：
对嵌入式软核进行初始化配置，得到第一配置信息；
对嵌入式软核的***设备进行初始化配置，得到第二配置信息；其中，嵌入式软核的***设备，包括：DDR2控制IP核和串口IP核；
根据第一配置信息和第二配置信息，生成硬件描述文件，并绑定信号和管脚；
当接收到DSP发送的测试指令时，嵌入式软核与DSP进行测试指令握手，对DDR2进行测试，得到测试结果；
将测试结果发送至DSP；
DSP接收测试结果，并对测试结果进行解析和判断。
在上述基于FPGA嵌入式软核的DDR2测试方法中，第一配置信息，包括：***复位信号、FPGA参考时钟频率、嵌入式软核的处理器模式、主频、数据和指令暂存的内存容量；第二配置信息，包括：DDR2控制IP核的配置信息和串口IP核的配置信息；其中，DDR2控制IP核的配置信息，包括：DDR2型号、工作时钟频率、输出信号强度、数据往返时延、端口位数及方向选择、存储地址映射方式、总线数据宽度、基地址和接口管脚阻抗；串口IP核的配置信息，包括：波特率、数据位和校验方式。
在上述基于FPGA嵌入式软核的DDR2测试方法中，根据第一配置信息和第二配置信息，生成硬件描述文件，并绑定信号和管脚，包括：
根据第一配置信息和第二配置信息，生成硬件描述文件，并添加约束文件，绑定外部时钟和复位时钟管脚，分别连接内部信号及外部信号；其中，内部信号，包括：时钟信号和串口输入输出信号；外部信号，包括：复位信号和DDR2芯片与控制IP核的接口信号。
在上述基于FPGA嵌入式软核的DDR2测试方法中，还包括：
在DSP发送测试指令时，通过EMIF接口与FPGA中用逻辑实现的串口模块进行交互。
在上述基于FPGA嵌入式软核的DDR2测试方法中，通过EMIF接口与FPGA中用逻辑实现的串口模块进行交互，包括：
对串口模块进行初始化，包括串口号、波特率、发送/接收缓冲区容量、校验位和停止位；
确定待发送的测试指令的写入地址；
DSP根据协议将待发送的测试指令通过EMIF接口，按照写操作时序写到FPGA的串口逻辑所用的双端口RAM中，FPGA逻辑对数据进行并串转换，并按照串口协议将待发送的测试指令从串口模块的发送端发送至嵌入式软核的串口IP核的接收端。
在上述基于FPGA嵌入式软核的DDR2测试方法中，还包括：
嵌入式软核根据硬件描述文件，获取处理器软核、DDR2控制IP核和串口IP核的配置信息；
对串口模块进行初始化，包括：波特率、数据位和校验方式；
通过串口IP核的接收端接收DSP发送的测试指令。
在上述基于FPGA嵌入式软核的DDR2测试方法中，通过串口IP核的接收端接收DSP发送的测试指令，包括：
调用串口外设驱动函数库，通过多通道传输总线读取串口IP核的接收端的串行数据，得到DSP发送的测试指令；
对测试指令进行判断；其中，若测试指令符合预设协议策略，则嵌入式软核与DSP进行测试指令握手，对DDR2进行测试；否则，等待下一测试指令。
在上述基于FPGA嵌入式软核的DDR2测试方法中，对DDR2进行测试，得到测试结果，包括：
调用DDR2控制IP核的外设驱动函数库，将测试数据写入相应的地址；
确定读写操作的起始地址和结束地址；
对起始地址到结束地址进行遍历，按顺序读取所有地址的数据，将读到的数据与写入的测试数据进行对比，得到测试结果。
在上述基于FPGA嵌入式软核的DDR2测试方法中，将测试结果发送至DSP，包括：
嵌入式软核根据配置好的串口协议，调用串口外设驱动函数库，通过多通道传输总线将测试结果发送到串口IP核的发送端；
由串口IP核的发送端，将测试结果发送至DSP。
在上述基于FPGA嵌入式软核的DDR2测试方法中，DSP接收测试结果，并对测试结果进行解析和判断，包括：
FPGA的串口逻辑根据配置好的串口初始化信息，接收到串口IP核的发送端发送过来的测试结果之后，进行串并转换，将测试结果缓存到双端口RAM；
DSP根据预设协议，通过EMIF接口按照读操作时序读取相应地址，从双端口RAM中读取得到测试结果，对测试结果进行解析和判断。
本发明具有以下优点：
本发明公开了一种基于FPGA嵌入式软核的DDR2测试方法，通过一片FPGA做主控芯片，基于嵌入式软核进行C语言程序的开发，完成对DDR2芯片的测试，通过在单片FPGA中实现可编程片上***(SOPC)，具备以下优点：
提高了***的集成度，减小了目标板的尺寸；
能全面灵活的选择外设、存储器和接口功能组合，能在单片FPGA上以更低的成本完成***的设计；
相对于硬核，可移植性强；
降低了调试难度，便于操作和使用。
附图说明
图1是本发明实施例中一种基于FPGA嵌入式软核的DDR2测试方法的步骤流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明公开的实施方式作进一步详细描述。
本发明公开了一种基于FPGA嵌入式软核的DDR2测试方法，通过嵌入式软核的各***设备IP核，往指定的地址空间读写各种数据来测试DDR2芯片，完成所有测试后把测试结果通过串口回传给DSP。以Spartan-6系列FPGA中的MicroBlaze为例，MicroBlaze是基于Xilinx公司的FPGA的微处理器IP核，和其它外设IP核(如，DDR2控制IP核和串口IP核等)一起，可以完成可编程***芯片(SOPC)的设计。各IP核均有相应的设备驱动和应用接口，只需利用相应的函数库，就可以编写自己的应用软件。本发明的核心思想之一在于：在现有的ISE工程下添加一个对DDR2测试的功能，通过串口接收测试指令后，开始往指定的地址空间读写各种数据来测试DDR2芯片，并在完成所有测试后把测试结果通过串口回传给上位机。应用软处理器IP核代替DSP，在一片Spartan-6的FPGA中就能实现整个***的设计，简化了***的结构，占用资源少、可配置型强、调试简便、成本低、功能丰富、可扩展性强。
如图1，该基于FPGA嵌入式软核的DDR2测试方法，包括：
步骤101，对嵌入式软核进行初始化配置，得到第一配置信息。
在本实施例中，第一配置信息包括但不仅限于：***复位信号、FPGA参考时钟频率、嵌入式软核的处理器模式、主频、数据和指令暂存的内存容量。也即，对嵌入式软核进行初始化配置包括但不仅限于：对嵌入式软核的***复位信号、FPGA参考时钟频率、嵌入式软核的处理器模式、主频、数据和指令暂存的内存容量等进行配置。
步骤102，对嵌入式软核的***设备进行初始化配置，得到第二配置信息。
在本实施例中，嵌入式软核的***设备包括但不仅限于：DDR2控制IP核和串口IP核。则相应的初始化配置包括，对DDR2控制IP核和串口IP核分别进行初始化配置，得到包括DDR2控制IP核的配置信息和串口IP核的配置信息的第二配置信息。其中，DDR2控制IP核的配置信息包括但不仅限于：DDR2型号、工作时钟频率、输出信号强度、数据往返时延、端口位数及方向选择、存储地址映射方式、总线数据宽度、基地址和接口管脚阻抗。串口IP核的配置信息包括但不仅限于：波特率、数据位和校验方式。
步骤103，根据第一配置信息和第二配置信息，生成硬件描述文件，并绑定信号和管脚。
在本实施例中，在步骤101和步骤102的初始化配置完成之后，可以根据第一配置信息和第二配置信息，生成相应的硬件描述文件，并添加约束文件，绑定外部时钟和复位时钟管脚，分别连接内部信号及外部信号。其中，内部信号主要是指：时钟信号和串口输入输出信号；外部信号主要是指：复位信号和DDR2芯片与控制IP核的接口信号。
步骤104，当接收到DSP发送的测试指令时，嵌入式软核与DSP进行测试指令握手，对DDR2进行测试，得到测试结果。
在本实施例中，嵌入式软核与DSP进行测试指令握手之后，可以调用DDR2控制IP核的外设驱动函数库，将测试数据写入相应的地址；然后，确定读写操作的起始地址和结束地址；最后，对起始地址到结束地址进行遍历，按顺序读取所有地址的数据，将读到的数据与写入的测试数据进行对比，得到测试结果。
其中，需要说明的是，在对DDR2进行测试之前，至少还可以包括如下步骤：测试指令的发送和测试指令的接收。
优选的，测试指令的发送流程如下：在DSP发送测试指令时，通过EMIF接口与FPGA中用逻辑实现的串口模块进行交互。具体包括：对串口模块进行初始化，包括串口号、波特率、发送/接收缓冲区容量、校验位和停止位；确定待发送的测试指令的写入地址；DSP根据协议将待发送的测试指令通过EMIF接口，按照写操作时序写到FPGA的串口逻辑所用的双端口RAM中，FPGA逻辑对数据进行并串转换，并按照串口协议将待发送的测试指令从串口模块的发送端发送至嵌入式软核的串口IP核的接收端。
优选的，测试指令的接收流程如下：嵌入式软核根据硬件描述文件，获取处理器软核、DDR2控制IP核和串口IP核的配置信息；对串口模块进行初始化，包括：波特率、数据位和校验方式；通过串口IP核的接收端接收DSP发送的测试指令。进一步的，在通过串口IP核的接收端接收DSP发送的测试指令时，调用串口外设驱动函数库，通过多通道传输总线读取串口IP核的接收端的串行数据，得到DSP发送的测试指令；对测试指令进行判断，若测试指令符合预设协议策略，则嵌入式软核与DSP进行测试指令握手，对DDR2进行测试；否则，等待下一测试指令。
步骤105，将测试结果发送至DSP。
在本实施例中，嵌入式软核根据配置好的串口协议，调用串口外设驱动函数库，通过多通道传输总线将测试结果发送到串口IP核的发送端；由串口IP核的发送端，将测试结果发送至DSP。
步骤106，DSP接收测试结果，并对测试结果进行解析和判断。
在本实施例中，FPGA的串口逻辑根据配置好的串口初始化信息，接收到串口IP核的发送端发送过来的测试结果之后，进行串并转换，将测试结果缓存到双端口RAM；DSP根据预设协议，通过EMIF接口按照读操作时序读取相应地址，从双端口RAM中读取得到测试结果，对测试结果进行解析和判断。
在上述实施例的基础上，下面以基于Spartan-6系列FPGA中的MicroBlaze对DDR2进行控制测试的流程为例进行说明。
在本实施例中，该基于Spartan-6系列FPGA中的MicroBlaze对DDR2进行控制测试的流程如下：
在XPS(Xilinx Platform Studio)集成开发环境下进行硬件设计，在其界面环境下，按步骤添加DDR2控制IP核和串口IP核，进行***连接和各项参数设置，选择AXIsystem，复位信号根据电路设计选择是高电平还是低电平，根据板卡晶振选择设置FPGA参考时钟频率为100MHz，选择Single Microblaze Processor System，使用8K字节片内BlockRAM作为CPU核的数据和指令暂存，添加MCB_DDR2和串口IP核，同时可以配置串口IP核的初始化信息，设置波特率，数据位宽和奇偶校验等信息，配置MCB_DDR2时在对话框里选中目标板上实际用的DDR2芯片，按照对话框的流程完成对MCB_DDR2的配置。进一步的，将clock_generator_0中的CLKIN的外部输入端口的CLK_P和CLK_N改为clock_generator_0_CLKIN_pin。在External Ports中把CLK_N和CLK_P删掉，完成对时钟端口的配置，然后生成嵌入式***子模块的网表文件(.NGC)。在ISE设计环境下，实例化完成配置的xmp文件，连接时钟、复位、DDR2控制信号及串口通信的端口。通过以上步骤，在ISE和XPS里面已经完成硬件结构的搭建，生成了网表文件和比特流文件，更新完比特流文件后，可直接导入到SDK中。最后，调用SDK图形界面集中提供的软件设计工具，完成代码的编写和调试工作，在SDK里面新建一个工程，使用默认的设置和选项进行建立，代码编写时包含DDR2和串口的驱动库的头文件，完成串口的初始化，发送和接收操作，测试流程为接收到串口指令启动开始测试，从DDR2的首地址开始测试16M的长度，测试完成后，通过串口把测试结果发送出去。调试正确后，在dos环境下，用bitgen命令生成包含软硬件一起的压缩后的bit文件，以解决flash过小bit流过大无法烧录的问题。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (10)

1.一种基于FPGA嵌入式软核的DDR2测试方法，其特征在于，包括：
对嵌入式软核进行初始化配置，得到第一配置信息；
对嵌入式软核的***设备进行初始化配置，得到第二配置信息；其中，嵌入式软核的***设备，包括：DDR2控制IP核和串口IP核；
根据第一配置信息和第二配置信息，生成硬件描述文件，并绑定信号和管脚；
当接收到DSP发送的测试指令时，嵌入式软核与DSP进行测试指令握手，对DDR2进行测试，得到测试结果；
将测试结果发送至DSP；
DSP接收测试结果，并对测试结果进行解析和判断。
2.根据权利要求1所述的基于FPGA嵌入式软核的DDR2测试方法，其特征在于，第一配置信息，包括：***复位信号、FPGA参考时钟频率、嵌入式软核的处理器模式、主频、数据和指令暂存的内存容量；第二配置信息，包括：DDR2控制IP核的配置信息和串口IP核的配置信息；其中，DDR2控制IP核的配置信息，包括：DDR2型号、工作时钟频率、输出信号强度、数据往返时延、端口位数及方向选择、存储地址映射方式、总线数据宽度、基地址和接口管脚阻抗；串口IP核的配置信息，包括：波特率、数据位和校验方式。
3.根据权利要求1所述的基于FPGA嵌入式软核的DDR2测试方法，其特征在于，根据第一配置信息和第二配置信息，生成硬件描述文件，并绑定信号和管脚，包括：
根据第一配置信息和第二配置信息，生成硬件描述文件，并添加约束文件，绑定外部时钟和复位时钟管脚，分别连接内部信号及外部信号；其中，内部信号，包括：时钟信号和串口输入输出信号；外部信号，包括：复位信号和DDR2芯片与控制IP核的接口信号。
4.根据权利要求1所述的基于FPGA嵌入式软核的DDR2测试方法，其特征在于，还包括：
在DSP发送测试指令时，通过EMIF接口与FPGA中用逻辑实现的串口模块进行交互。
5.根据权利要求4所述的基于FPGA嵌入式软核的DDR2测试方法，其特征在于，通过EMIF接口与FPGA中用逻辑实现的串口模块进行交互，包括：
对串口模块进行初始化，包括串口号、波特率、发送/接收缓冲区容量、校验位和停止位；
确定待发送的测试指令的写入地址；
DSP根据协议将待发送的测试指令通过EMIF接口，按照写操作时序写到FPGA的串口逻辑所用的双端口RAM中，FPGA逻辑对数据进行并串转换，并按照串口协议将待发送的测试指令从串口模块的发送端发送至嵌入式软核的串口IP核的接收端。
6.根据权利要求5所述的基于FPGA嵌入式软核的DDR2测试方法，其特征在于，还包括：
嵌入式软核根据硬件描述文件，获取处理器软核、DDR2控制IP核和串口IP核的配置信息；
对串口模块进行初始化，包括：波特率、数据位和校验方式；
通过串口IP核的接收端接收DSP发送的测试指令。
7.根据权利要求6所述的基于FPGA嵌入式软核的DDR2测试方法，其特征在于，通过串口IP核的接收端接收DSP发送的测试指令，包括：
调用串口外设驱动函数库，通过多通道传输总线读取串口IP核的接收端的串行数据，得到DSP发送的测试指令；
对测试指令进行判断；其中，若测试指令符合预设协议策略，则嵌入式软核与DSP进行测试指令握手，对DDR2进行测试；否则，等待下一测试指令。
8.根据权利要求1所述的基于FPGA嵌入式软核的DDR2测试方法，其特征在于，对DDR2进行测试，得到测试结果，包括：
调用DDR2控制IP核的外设驱动函数库，将测试数据写入相应的地址；
确定读写操作的起始地址和结束地址；
对起始地址到结束地址进行遍历，按顺序读取所有地址的数据，将读到的数据与写入的测试数据进行对比，得到测试结果。
9.根据权利要求1所述的基于FPGA嵌入式软核的DDR2测试方法，其特征在于，将测试结果发送至DSP，包括：
嵌入式软核根据配置好的串口协议，调用串口外设驱动函数库，通过多通道传输总线将测试结果发送到串口IP核的发送端；
由串口IP核的发送端，将测试结果发送至DSP。
10.根据权利要求1所述的基于FPGA嵌入式软核的DDR2测试方法，其特征在于，DSP接收测试结果，并对测试结果进行解析和判断，包括：
FPGA的串口逻辑根据配置好的串口初始化信息，接收到串口IP核的发送端发送过来的测试结果之后，进行串并转换，将测试结果缓存到双端口RAM；
DSP根据预设协议，通过EMIF接口按照读操作时序读取相应地址，从双端口RAM中读取得到测试结果，对测试结果进行解析和判断。
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