CN113258930B - 一种数字示波器及时间交织模数转换器的校正方法 - Google Patents

Abstract

一种数字示波器及时间交织模数转换器的校正方法，包括参考通道和至少一个待校正通道，用于对输入其的信号进行采集量化并输出码字值；中央处理器将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数；中央处理器还根据各个待校正通道的校正函数，计算各个待校正通道的第一配置值和第二配置值；中央处理器还控制FPGA处理器储存对应于各个待校正通道的第一配置值和第二配置值，以使FPGA处理器根据对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。本发明实施例能够同时对失调失配和增益失配进行校正，简化校正步骤，节省校正时间。

Description

一种数字示波器及时间交织模数转换器的校正方法

技术领域

本发明涉及示波器技术领域，具体涉及一种数字示波器及时间交织模数转换器的校正方法。

背景技术

数字示波器是集数据采集、模数转换、软件编程等一系列技术制造出来的高性能示波器。通过对信号的采集、处理和运算，使得用户能在时域上直接观察被测信号。模数转换器简称ADC，在数字示波器中是一个核心的电子元器件。模数转换器的垂直分辨率、带宽、采样率、信噪比、有效位数（ENOB）等关键指标，对测量信号有着决定性的影响，也决定了数字示波器的档次和价格。由于半导体工艺的限制，在单颗模数转换器芯片上，较难同时达到很高的采样率、垂直分辨率、带宽等关键指标，一种有效的解决方式是采用时间交织（Time-interleaved）技术来实现更高性能的模数转换器。时间交织模数转换器也被国内外众多的示波器厂商应用在高性能的示波器产品上。

时间交织模数转换器也简称为TIADC，是由多个具有相同分辨率的子通道组成，这些子通道对输入的信号进行交替采样，并输出模数转换后的结果，因此可以达到成倍的提高采样率的目的。理想情况下，各个子通道的性能是完全一样，但是在实际的制造过程中，各个子通道对同一个信号的采集量化结果也是不一样的。其中，子通道的失调失配和增益失配对时间交织模数转换器的性能影响较大，给时间交织模数转换器的杂散、信噪比（SNR）等指标带来消极的影响，从而影响了时间交织模数转换器的有效位数，进一步影响到对真实信号的还原。

针对时间交织模数转换器各类失配误差的校正，通常有数模混合校正和纯数字域校正两种方式。纯数字域校正的失配估计和校正都在数字域进行，该方法是对模数转换器输出的数据进行校正，但数字处理的算法较为复杂，会消耗较大的硬件资源，硬件成本高；数模混合校正一般是在数字域检测和估计失配量，再反馈到模拟域进行补偿从而完成校正，相比纯数字域校正方式，该方式的结构更为简单，且可以减少校正过程中所要使用到的硬件资源，节省成本。但是在现有的技术下，数模混合校正方式中失调失配和增益失配通常是分开校正的，使得校正步骤较为繁琐，增加了校正的时间成本。

发明内容

为解决上述问题，本发明提供一种数字示波器及时间交织模数转换器的校正方法，能够同时对失调失配和增益失配进行校正，简化校正步骤，节省校正时间。

根据第一方面，一种实施例中提供一种数字示波器，包括：

信号输入端，用于获取外部输入的信号；

衰减网络，连接于所述信号输入端，用于对输入衰减网络的信号进行衰减处理；

阻抗变换网络，连接于所述衰减网络，用于对输入阻抗变换网络的信号进行调理和阻抗变换处理；

可调增益放大器，连接于所述阻抗变换网络，用于对输入可调增益放大器的信号进行放大；

时间交织模数转换器，连接于所述可调增益放大器，所述时间交织模数转换器包括参考通道和至少一个待校正通道，用于对输入时间交织模数转换器的信号进行采集量化并输出码字值；

FPGA处理器，连接于所述时间交织模数转换器，用于储存第一配置值和第二配置值；还用于根据所述第一配置值和第二配置值，对所述时间交织模数转换器输出的码字值进行处理，获得处理后的码字值；

显示屏，连接于所述FPGA处理器，用于根据所述处理后的码字值显示波形；

偏置调节电路，连接于所述阻抗变换网络，用于向所述阻抗变换网络输出信号，调节所述显示屏上波形在垂直方向上的位置；

中央处理器，连接于所述可调增益放大器、所述FPGA处理器和所述偏置调节电路之间，用于控制向所述时间交织模数转换器输入多个大小不等的直流信号，以使所述时间交织模数转换器的参考通道和各个待校正通道分别对所述多个大小不等的直流信号进行采集量化并输出码字值；所述中央处理器还将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数；所述中央处理器还根据各个待校正通道的校正函数，计算各个待校正通道的第一配置值和第二配置值；所述中央处理器还控制所述FPGA处理器储存所述各个待校正通道的第一配置值和第二配置值，以使所述FPGA处理器根据所述各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。

在其中一种可能实现方式中，所述中央处理器根据各个待校正通道的校正函数，计算各个待校正通道的第一配置值和第二配置值，包括：

所述中央处理器计算对应于所述各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值。

在其中一种可能实现方式中，所述数字示波器还包括：

采样时钟发生电路，用于输出初始采样时钟信号；

相位调整电路，连接于所述采样时钟发生电路和所述时间交织模数转换器之间，用于储存各个待校正通道相对于参考通道采样时刻的多个预设采样延迟值；还用于根据所述初始采样时钟信号和所述预设采样延迟值分别对各个待校正通道输出多个采样时钟信号；

所述中央处理器还用于控制向所述时间交织模数转换器输入正弦波信号；所述中央处理器还控制所述采样时钟发生电路输出初始采样时钟信号，并控制所述相位调整电路根据所述初始采样时钟信号和所述多个预设采样延迟值分别对各个待校正通道输出多个采样时钟信号，以使每个待校正通道根据多个采样时钟信号对所述正弦波信号进行采集量化并输出码字值，并传输至所述中央处理器或所述FPGA处理器进行频谱变换，所述中央处理器或所述FPGA处理器输出频谱变换结果；所述中央处理器还根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值；所述中央处理器还将所述各个待校正通道的最优采样延迟值配置到所述相位调整电路中，以使所述相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。

在其中一种可能实现方式中，所述中央处理器根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值，包括：

所述中央处理器根据各个待校正通道的频谱变换结果，计算各个待校正通道的每个预设采样延迟值对应的时间交织模数转换器的有效位数；

所述中央处理器将所述各个待校正通道的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得各个待校正通道的校正多项式；

所述中央处理器根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值。

在其中一种可能实现方式中，所述中央处理器根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值，包括：

所述中央处理器对所述各个待校正通道的校正多项式进行求导，获得各个待校正通道的校正多项式对应的求导式；

所述中央处理器根据各个待校正通道的校正多项式对应的求导式，计算各个待校正通道的最优采样延迟值。

在其中一种可能实现方式中，所述中央处理器根据各个待校正通道的校正多项式对应的求导式，计算各个待校正通道的最优采样延迟值，包括：

所述中央处理器计算各个待校正通道的校正多项式对应的求导式为0时的实数根；

所述中央处理器将各个待校正通道的校正多项式对应的求导式为0时的实数根，分别代入各个待校正通道的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值；

所述中央处理器将各个待校正通道的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值；

所述中央处理器获取各个待校正通道的最大的时间交织模数转换器的有效位数值对应的实数根，作为该待校正通道的最优采样延迟值。

根据第二方面，一种实施例中提供一种时间交织模数转换器的校正方法，包括：

第一信号输入步骤，控制向时间交织模数转换器输入多个大小不等的直流信号，以使时间交织模数转换器的多个子通道分别对所述多个大小不等的直流信号进行采集量化并输出码字值；所述多个子通道包括参考通道和至少一个待校正通道；

线性拟合步骤，将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数；

配置值计算步骤，根据各个待校正通道的校正函数，计算各个待校正通道的第一配置值和第二配置值；

第一配置步骤，控制储存对应于各个待校正通道的第一配置值和第二配置值，以使FPGA处理器根据对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。

在其中一种可能实现方式中，所述配置值计算步骤包括：

反函数计算步骤，计算对应于所述各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值。

在其中一种可能实现方式中，所述校正方法还包括：

第二信号输入步骤，控制向时间交织模数转换器输入正弦波信号；

初始采样时钟信号输出步骤，控制输出初始采样时钟信号；

频谱变换步骤，控制根据所述初始采样时钟信号和多个预设采样延迟值分别对各个待校正通道输出采样时钟信号，以使每个待校正通道根据多个采样时钟信号对所述正弦波信号进行采集量化并输出码字值，并传输至中央处理器或所述FPGA处理器进行频谱变换，所述中央处理器或所述FPGA处理器输出频谱变换结果；

第一有效位数计算步骤，根据各个待校正通道的频谱变换结果，计算各个待校正通道的每个预设采样延迟值对应的时间交织模数转换器的有效位数；

多项式拟合步骤，分别将所述各个待校正通道的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得各个待校正通道的校正多项式；

求导步骤，分别对所述各个待校正通道的校正多项式进行求导，获得各个待校正通道的校正多项式对应的求导式；

实数根计算步骤，分别计算各个待校正通道的校正多项式对应的求导式为0时的实数根；

第二有效位数计算步骤，将各个待校正通道的校正多项式对应的求导式为0时的实数根，分别代入各个待校正通道的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值；

有效位数对比步骤，分别将各个待校正通道的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值；

最优采样延迟值获取步骤，获取各个待校正通道的最大的时间交织模数转换器的有效位数值对应的实数根，作为该待校正通道的最优采样延迟值；

第二配置步骤，将所述各个待校正通道的最优采样延迟值配置到相位调整电路中，以使相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。

根据第三方面，一种实施例中提供一种数字示波器，包括：

存储器，用于存储程序；

处理器，用于通过执行所述存储器存储的程序以实现上述的校正方法。

实施本发明实施例具有如下有益效果：

依据上述的数字示波器及时间交织模数转换器的校正方法，由于将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数，以及根据校正函数同时计算各个待校正通道的第一配置值和第二配置值，并同时将两者配置于FPGA处理器中完成校正，因此，本发明能够同时对失调失配和增益失配进行校正，简化校正步骤，减小校正算法的难度，节省校正时间；此外，通过对校正多项式的求导式来寻找各个待校正通道的最优采样延迟值的方法，只需要将求导式为0时的实数根代入校正多项式进行时间交织模数转换器的有效位数的计算，避免了对每一个采样时刻延迟值所对应的时间交织模式转换器的有效位数进行遍历计算，减少了校正的时间，提高了校正的精度。

附图说明

图1为本申请的时间交织模数转换器对输入其的信号进行采集量化输出的示意图；

图2为本申请的数字示波器在一种实施方式中的结构示意图一；

图3为本申请的FPGA处理器在一种实施方式中根据第一配置值和第二配置值进行失调失配和增益失配校正的示意图；

图4为本申请的时钟发生电路在一种实施方式中的输出波形示意图；

图5为本申请的数字示波器在一种实施方式中的结构示意图二；

图6为本申请的相位调整电路在一种实施方式中输出采样时钟信号的示意图；

图7为本申请的相位调整电路在一种实施方式中所配置的预设采样延迟值的示意图；

图8为本申请的数字示波器在一种实施方式中计算校正多项式对应的求导式及其实数根的示意图；

图9为本申请的校正方法在一种实施方式中的流程示意图一；

图10为本申请的校正方法在一种实施方式中的流程示意图二；

图11为本申请的校正方法在一种实施方式中的流程示意图三；

图12为本申请的数字示波器在一种实施方式中的结构示意图三。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。

另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。

本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”，如无特别说明，均包括直接和间接连接；本申请所说“获取”，如无特别说明，均包括直接和间接获取。

请参见图1，时间交织模数转换器（TIADC）共由M个子通道组成，每个子通道的采样率是fs/M，由时钟发生电路提供。M个子通道依次采样输入信号，因此时间交织模数转换器对VGA输出的模拟信号的总采样率是fs。时间交织模数转换器完成模数转换后，再输出采集量化后的结果。

在理想的情况下，时间交织模数转换器的转换精度应该和通道上各个子通道保持一致，但是由于工艺限制、片上误差、工作温度变换等因素使得各个子通道输出数据失配，如失调失配和增益失配等。发明人分别对失调失配和增益失配对信号的影响进行了分析，下面具体说明。

(1) 失调失配对信号的影响的分析：

当输入频率为

的归一化正信号，单个子通道存在失调失配误差V_OS时候，对于单通道模数转换器来说，采集量化输出为：

，其中T为对信号采样的周期。

假设时间交织模数转换器的每个子通道的失调失配误差是

，对于M个子通道来说，经过时间交织模数转换器采样后，失调失配的序列是

，周期为MTs，即

，对失调失配序列的傅里变换为：

，

其中，M为时间交织模数转换器的子通道数，Ts为相邻两个子通道的采样时钟的延迟值，V_OS为失调失配误差，

为输入信号的频率，

为对信号进行采样的采样角频率，j为虚数单位（j*j=-1），k为杂散出现的频率点处（k=±1,±2,±3…），i代表时间交织模数转换器的第i路子ADC（i=1,2,3…M），

代表冲激信号。

由此可见，失调失配误差的杂散频点出现在整个频谱的位置为

，

失调失配引起的频谱位置只与子通道数和***的采样频率有关，而与输入信号的频率和幅值无关。杂散处的幅度和各个通道的失调电压V_OS相关。

(2) 增益失配对信号的影响的分析：

假设时间交织模数转换器的各个子通道的增益分别为G_i，令

，

使得失配增益

，假设输入信号x(t)的傅里叶变换为

，对时间交织模数转换器输出序列的增益失配误差进行傅里叶变换，得到：

，

其中，A为输入信号的幅度，M为时间交织模数转换器的子通道数，Ts为相邻两个子通道的采样时钟的延迟值，

为失配增益，

为输入信号的频率，

为对信号进行采样的采样角频率，j为虚数单位（j*j=-1），k为杂散出现的频率点处（k=±1,±2,±3…），i代表时间交织模数转换器的第i路子ADC（i=1,2,3…M）。

由此可见，增益失配误差对频谱的影响，和输入信号的幅度、时间交织模数转换器的子通道数、失配增益

相关。杂散出现在

处。

针对时间交织模数转换器各类失配误差的校正，通常会使用到数模混合校正的方法，但是数模混合校正方式中失调失配和增益失配是分开校正的，使得校正步骤较为繁琐，增加了校正的时间成本。对此，本申请提出将时间交织模数转换器的其中一个子通道作为参考通道，其余子通道作为待校正通道，将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，并根据线性拟合结果获得各个待校正通道的失调系数和增益系数，则可同时将失调系数和增益系数进行配置完成校正，大大简化了校正步骤，节省了校正时间。

请参见图2，一种实施例中数字示波器包括信号输入端101、衰减网络102、阻抗变换网络103、可调增益放大器104、时间交织模数转换器105、FPGA处理器106、显示屏107、偏置调节电路108和中央处理器109。

信号输入端101用于获取外部输入的信号。

衰减网络102连接于信号输入端101，用于对输入衰减网络102的信号进行衰减处理。

阻抗变换网络103连接于衰减网络102，用于对输入阻抗变换网络103的信号进行调理和阻抗变换处理。

可调增益放大器104连接于阻抗变换网络103，用于对输入可调增益放大器104的信号进行放大。

时间交织模数转换器105连接于可调增益放大器104；时间交织模数转换器105包括参考通道和N个待校正通道，用于对输入时间交织模数转换器105的信号进行采集量化并输出码字值。其中

，M为大于或等于2的正整数。一些实施例中，可以将第一子通道ADC₁作为参考通道，其余子通道

作为待校正通道。

FPGA处理器106连接于时间交织模数转换器105，用于储存增益系数和失调系数；还用于根据增益系数和失调系数，对时间交织模数转换器105输出的码字值进行处理，获得处理后的码字值。

显示屏107连接于FPGA处理器106，用于根据处理后的码字值显示波形。

偏置调节电路108连接于阻抗变换网络103，用于向阻抗变换网络103输出信号，调节显示屏107上波形在垂直方向上的位置。

中央处理器109连接于可调增益放大器104、FPGA处理器106和偏置调节电路108之间，用于控制向时间交织模数转换器105输入多个大小不等的直流信号

，以使时间交织模数转换器105的参考通道和各个待校正通道分别对多个大小不等的直流信号

进行采集量化并输出码字值。其中，m为正整数。一些实施例中，参考通道ADC₁输出的码字值为

,第一个待校正通道ADC₂输出的码字值为

,第二个待校正通道ADC₃输出的码字值为

……第N个待校正通道ADC_M输出的码字值为

。一些实施例中，m的取值可以为7。一些实施例中，中央处理器109可以控制信号输入端101从外部获取多个大小不等的初始直流信号

传输至衰减网络102进行衰减处理、阻抗变换网络103进行调理和阻抗变换处理，并传输至可调增益放大器104，或控制偏置调节电路108输出多个大小不等的初始直流信号

至阻抗变换网络103进行调理和阻抗变换处理，并传输至可调增益放大器104；然后中央处理器109控制可调增益放大器104对初始直流信号

进行放大，获得多个大小不等的直流信号

并输出至时间交织模数转换器105。

需要说明的是，通常来说，校正时需要以合适的步进输入直流信号至时间交织模数转换器105。对于X bit转换精度的时间交织模数转换器105，其码字的范围是

，通常要求输入的直流信号落入在一定的码字范围。例如，选取输入的直流信号落入在时间交织模数转换器105的10%~90%满量程范围内，以时间交织模数转换器105满量程的10%作为步进，对于8bit转换精度的时间交织模数转换器105来说，其满量程码字范围是0~255，则输入的直流信号经过模数转换后，时间交织模数转换器105输出的码字范围约在26~220内，直流信号的步进约为26。而由于本发明对示波器上失调失配和增益失配的校正，对于直流信号以及直流信号的步进的绝对精度没有要求。

中央处理器109还将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数。一些实施例中，可以以参考通道ADC₁输出的码字值

为横坐标，分别以待校正通道ADC₂~ADC_M输出的码字值为纵坐标，使用最小二乘法进行线性拟合，则对于待校正通道

,可以求得校正函数如下所示：

，

其中，k_z为ADC_z相对于ADC₁的增益系数，截距b_z为ADC_z相对于ADC₁的失调系数，

。

例如，以参考通道ADC₁输出的码字值

为横坐标，以第一个待校正通道ADC₂输出的码字值

为纵坐标，使用最小二乘法进行线性拟合，得到第一个待校正通道ADC₂的校正函数

，则k₂为ADC₂相对于ADC₁的增益系数，截距b₂为ADC₂相对于ADC₁的失调系数。

中央处理器109还根据各个待校正通道的校正函数，计算各个待校正通道的第一配置值和第二配置值。一些实施例中，中央处理器109可以计算对应于各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值。一些实施例中，对于待校正通道

,可以求得校正函数的反函数如下所示：

，

其中，k_z为ADC_z相对于ADC₁的增益系数，b_z为ADC_z相对于ADC₁的失调系数，

；1/k_z为ADC_z的第一配置值，-b_z为ADC_z的第二配置值。

请参见图3，中央处理器109还控制FPGA处理器106储存对应于各个待校正通道的第一配置值和第二配置值，以使FPGA处理器106根据对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。一些实施例中，中央处理器109可以控制FPGA处理器106将1/k_z作为待校正通道ADC_z的第一配置值，以及将-b_z作为待校正通道ADC_z的第二配置值进行储存，则FPGA处理器106可以对待校正通道ADC_z输入的码字值根据

进行

运算并输出，使得各个待校正通道对同一个信号采集后最终的码字输出是相同的，从而实现了对时间交织模数转换器105的失调失配和增益失配的校正，其中

。

请参见图4，由于时间交织模数转换器105的采样率为fs，每个子通道的采样率

是由fs分频得来。理想情况下，相邻两个子通道的采样时钟的延迟值是Ts，时间交织模数转换器105的采样周期为

，每个子通道的采样周期为

。由于芯片工艺、布线等原因，采样时钟信号到达各个子通道的采样时刻会存在失配现象，相邻子ADC的采样时钟与理想时刻的延迟误差为

。各个子通道的采样时钟的偏移也会影响到时间交织模数转换器105的性能，发明人对此影响进行了分析如下：

以第一个子通道作为参考，各个子通道相对于理想的采样时刻的不匹配时间为

,假设输入信号

的傅里叶变换为

，则时间交织模数转换器105输出序列的傅里叶变换

为：

，

其中，M为时间交织模数转换器105的子通道数，Ts为相邻两个子通道的采样时钟的延迟值，

为输入信号的频率，

为对信号进行采样的采样角频率，j为虚数单位（j*j=-1），k为杂散出现的频率点处（k=±1,±2,±3…），i代表时间交织模数转换器的第i路子ADC（i=1,2,3…M）。

由此可见，采样时刻失配杂散出现在

处，其能量大小和输入信号的幅度、频率和采样率都有关系。

在经过失调失配和增益失配校正后，对于同一信号的输入，各个子通道输出的信号幅度、偏移都相同，因此先对失调失配和增益失配进行校正，能够先排除两者带来的影响，从而使得采样时刻的校正更加专注。本发明对采样时刻失配校正的思路是通过调整各个待校正通道的采样时钟的延迟值，使其逼近理想的采样时刻，记录经过计算后的最佳延迟值，将其补偿到时钟发生电路的相位调整电路中，下面进行具体说明。

请参见图5和图6，一种实施例中数字示波器还包括采样时钟发生电路110和相位调整电路111。

采样时钟发生电路110用于输出初始采样时钟信号。

相位调整电路111连接于采样时钟发生电路110和时间交织模数转换器105之间，用于储存每个待校正通道相对于参考通道采样时刻的多个预设采样延迟值，以及根据初始采样时钟信号和多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号。

中央处理器109还用于根据参考通道ADC₁的采样时刻，控制依次对各个待校正通道

进行采样时刻失配校正。一些实施例中，可以首先控制对待校正通道ADC₂进行采样时刻失配校正。中央处理器109控制向时间交织模数转换器105输入正弦波信号。一些实施例中，中央处理器109可以控制信号输入端101从外部获取初始正弦波信号传输至衰减网络102进行衰减处理、阻抗变换网络103进行调理和阻抗变换处理，并传输至可调增益放大器104，或控制偏置调节电路108输出初始正弦波信号至阻抗变换网络103进行调理和阻抗变换处理，并传输至可调增益放大器104；然后中央处理器109控制可调增益放大器104对初始正弦波信号进行放大，获得正弦波信号并输出至时间交织模数转换器105。利用数字示波器偏置调节电路108上内置的数模转换器，可以根据校正的需求输出各类信号，具有较大的灵活性。

中央处理器109还控制采样时钟发生电路110输出初始采样时钟信号，并控制相位调整电路111根据初始采样时钟信号和多个预设采样延迟值对待校正通道ADC₂输出多个采样时钟信号，以使待校正通道ADC₂根据多个采样时钟信号对正弦波信号进行采集量化并输出码字值，并传输至中央处理器109或FPGA处理器106进行频谱变换，中央处理器109或FPGA处理器106输出频谱变换结果。请参见图7，一些实施例中，对于待校正通道ADC₂，可以在相位调整电路111中预先配置多个预设采样延迟值

，其中∆T为相位调整电路111的步进时间，r为步进的次数，t₁为待校正通道ADC₂的首个预设采样延迟值，q可以取值为9。

中央处理器109还根据每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算待校正通道ADC₂的最优采样延迟值。一些实施例中，中央处理器109可以根据各个待校正通道的频谱变换结果，计算待校正通道ADC₂的每个预设采样延迟值

对应的时间交织模数转换器的有效位数

，并将待校正通道ADC₂的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得待校正通道ADC₂的校正多项式。一些实施例中，可以以待校正通道ADC₂的采样延迟值

作为横坐标，并以对应的时间交织模数转换器的有效位数

为纵坐标，进行多项式拟合，获得待校正通道ADC₂的校正多项式如下所示：

，

其中，

为该校正多项式的系数，b为多项式的截距， 1≤a≤B，B为正整数且B≥2。

中央处理器109根据待校正通道ADC₂的校正多项式，计算待校正通道ADC₂的最优采样延迟值。请参见图8，一些实施例中，中央处理器109可以对待校正通道ADC₂的校正多项式进行求导，获得待校正通道ADC₂的校正多项式对应的求导式

，并根据待校正通道ADC₂的校正多项式对应的求导式，计算待校正通道ADC₂的最优采样延迟值。一些实施例中，中央处理器109可以计算待校正通道ADC₂的校正多项式对应的求导式为0即

时的实数根，并将待校正通道ADC₂的校正多项式对应的求导式为0时的实数根，分别代入待校正通道ADC₂的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值；中央处理器109将待校正通道ADC₂的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值，并获取待校正通道ADC₂的最大的时间交织模数转换器的有效位数值对应的实数根，作为待校正通道ADC₂的最优采样延迟值。

中央处理器109将待校正通道ADC₂的最优采样延迟值配置到相位调整电路111中，以使相位调整电路111根据待校正通道ADC₂的最优采样延迟值，对待校正通道ADC₂进行采样时刻失配校正。然后，中央处理器109再根据上述的采样时刻失配校正方法，依次对其余的待校正通道进行采样时刻失配校正。

下面对本申请的数字示波器的主要工作流程进行说明。

一种实施例中，首先可以进行增益失配和失调失配的校正：中央处理器109控制向时间交织模数转换器105输入多个大小不等的直流信号，以使时间交织模数转换器105的参考通道和各个待校正通道分别对多个大小不等的直流信号进行采集量化并输出码字值；中央处理器109将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数，并计算对应于各个待校正通道的校正函数的反函数，计算对应于所述各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值；中央处理器109控制FPGA处理器106储存对应于各个待校正通道的第一配置值和第二配置值，以使FPGA处理器106根据对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。然后可以进行采样时刻失配校正：中央处理器109控制向时间交织模数转换器105输入正弦波信号，以及控制采样时钟发生电路输出初始采样时钟信号，并控制相位调整电路根据初始采样时钟信号和多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号，以使每个待校正通道根据多个采样时钟信号对正弦波信号进行采集量化并输出码字值，并传输至中央处理器109或FPGA处理器106进行频谱变换，输出频谱变换结果；中央处理器109根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值，并将各个待校正通道的最优采样延迟值配置到相位调整电路中，以使相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。可以看到，由于将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数，以及根据校正函数同时计算各个待校正通道的第一配置值和第二配置值，并同时将两者配置于FPGA处理器106中完成校正，因此，本发明能够同时对失调失配和增益失配进行校正，简化校正步骤，减小校正算法的难度，节省校正时间；此外，通过对校正多项式的求导式来寻找各个待校正通道的最优采样延迟值的方法，只需要将求导式为0时的实数根代入校正多项式进行时间交织模数转换器的有效位数的计算，避免了相位调整电路中将每个采样时刻的延迟值分别输出相对应的时钟信号到时间交织模数转换器中，获取最大的时间交织模数转换器的有效位数所对应的最优延迟值，减少了校正的时间，提高了校正的精度。

请参见图9，一种实施例中，时间交织模数转换器的校正方法包括如下步骤：

第一信号输入步骤210，控制向时间交织模数转换器输入多个大小不等的直流信号，以使时间交织模数转换器的多个子通道分别对所述多个大小不等的直流信号进行采集量化并输出码字值；所述多个子通道包括参考通道和N个待校正通道；其中

，M为大于或等于2的正整数。一些实施例中，可以控制信号输入端从外部获取多个大小不等的初始直流信号

并传输至可调增益放大器，或控制偏置调节电路输出多个大小不等的初始直流信号

至可调增益放大器，并控制可调增益放大器对初始直流信号

进行放大，获得多个大小不等的直流信号

并输出至时间交织模数转换器，以使时间交织模数转换器的多个子通道分别对多个大小不等的直流信号

进行采集量化并输出码字值；其中，m为正整数。一些实施例中，可以将第一子通道ADC₁作为参考通道，其余子通道

作为待校正通道。一些实施例中，参考通道ADC₁输出的码字值为

,第一个待校正通道ADC₂输出的码字值为

,第二个待校正通道ADC₃输出的码字值为

……第N个待校正通道ADC_M输出的码字值为

。一些实施例中，m的取值可以为7。

需要说明的是，通常来说，校正时需要以合适的步进输入直流信号至时间交织模数转换器。对于X bit转换精度的时间交织模数转换器，其码字的范围是

，通常要求输入的直流信号落入在一定的码字范围。例如，选取输入的直流信号落入在时间交织模数转换器的10%~90%满量程范围内，以时间交织模数转换器满量程的10%作为步进，对于8bit转换精度的时间交织模数转换器来说，其满量程码字范围是0~255，则输入的直流信号经过模数转换后，时间交织模数转换器输出的码字范围约在26~220内，直流信号的步进约为26。而由于本发明对示波器上失调失配和增益失配的校正，时间交织模数转换器对于直流信号以及直流信号的步进的绝对精度没有要求。

线性拟合步骤220，将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数。一些实施例中，可以以参考通道ADC₁输出的码字值

为横坐标，分别以待校正通道ADC₂~ADC_M输出的码字值为纵坐标，使用最小二乘法进行线性拟合，则对于待校正通道

,可以求得校正函数如下所示：

，

其中，k_z为ADC_z相对于ADC₁的增益系数，截距b_z为ADC_z相对于ADC₁的失调系数，

。

例如，以参考通道ADC₁输出的码字值

为横坐标，以第一个待校正通道ADC₂输出的码字值

为纵坐标，使用最小二乘法进行线性拟合，得到第一个待校正通道ADC₂的校正函数

，则k₂为ADC₂相对于ADC₁的增益系数，截距b₂为ADC₂相对于ADC₁的失调系数。

配置值计算步骤230，根据各个待校正通道的校正函数，计算各个待校正通道的第一配置值和第二配置值。请参见图10，一些实施例中，配置值计算步骤230可以包括反函数计算步骤231：

反函数计算步骤231，计算对应于各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值。一些实施例中，对于待校正通道

,可以求得校正函数的反函数如下所示：

，

其中，k_z为ADC_z相对于ADC₁的增益系数，b_z为ADC_z相对于ADC₁的失调系数，

；1/k_z为ADC_z的第一配置值，-b_z为ADC_z的第二配置值。

第一配置步骤240，控制FPGA处理器储存对应于各个待校正通道的第一配置值和第二配置值，以使FPGA处理器根据对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。一些实施例中，可以控制FPGA处理器将1/k_z作为待校正通道ADC_z的第一配置值，以及将-b_z作为待校正通道ADC_z的第二配置值进行储存，则FPGA处理器可以对待校正通道ADC_z输入的码字值根据

进行

运算并输出，使得各个待校正通道对同一个信号采集后最终的码字输出是相同的，从而实现了对时间交织模数转换器的失调失配和增益失配的校正，其中

。

请参见图11，一些实施例中，时间交织模数转换器的校正方法还可以包括：根据参考通道ADC₁的采样时刻，控制依次对各个待校正通道

进行采样时刻失配校正。一些实施例中，可以首先控制对待校正通道ADC₂进行采样时刻失配校正，下面进行具体步骤的说明。

第二信号输入步骤250，控制向时间交织模数转换器输入正弦波信号。一些实施例中，可以控制信号输入端从外部获取初始正弦波信号并传输至可调增益放大器，或控制偏置调节电路输出初始正弦波信号至可调增益放大器，并控制可调增益放大器对初始正弦波信号进行放大，获得正弦波信号并输出至时间交织模数转换器。利用数字示波器偏置调节电路上内置的数模转换器，可以根据校正的需求输出各类信号，具有较大的灵活性。

初始采样时钟信号输出步骤260，控制输出初始采样时钟信号。

频谱变换步骤270，控制根据所述初始采样时钟信号和多个预设采样延迟值对待校正通道ADC₂输出采样时钟信号，以使待校正通道ADC₂根据多个采样时钟信号对所述正弦波信号进行采集量化并输出码字值，并传输至中央处理器或所述FPGA处理器进行频谱变换，中央处理器或所述FPGA处理器输出频谱变换结果。一些实施例中，对于待校正通道ADC₂，可以在相位调整电路中预先配置多个预设采样延迟值

，其中∆T为相位调整电路的步进时间，r为步进的次数，t₁为待校正通道ADC₂的首个预设采样延迟值，q可以取值为9。

第一有效位数计算步骤280，根据待校正通道ADC₂的频谱变换结果，计算待校正通道ADC₂的每个预设采样延迟值

对应的时间交织模数转换器的有效位数

。

多项式拟合步骤290，将待校正通道ADC₂的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得待校正通道ADC₂的校正多项式。一些实施例中，可以以采样延迟值

作为横坐标，并以对应的时间交织模数转换器的有效位数

为纵坐标，进行多项式拟合，获得待校正通道ADC₂的校正多项式如下所示：

，

其中，

为该校正多项式的系数，b为多项式的截距，1≤a≤B，B为正整数且B≥2。

求导步骤300，对待校正通道ADC₂的校正多项式进行求导，获得待校正通道ADC₂的校正多项式对应的求导式

。

实数根计算步骤310，计算待校正通道ADC₂的校正多项式对应的求导式为0即

时的实数根。

第二有效位数计算步骤320，将待校正通道ADC₂的校正多项式对应的求导式为0时的实数根，代入待校正通道ADC₂的校正多项式中进行计算，获得与各个实数根对应的多个有效位数值。

有效位数对比步骤330，将待校正通道ADC₂的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值。

最优采样延迟值获取步骤340，获取待校正通道ADC₂的最大的时间交织模数转换器的有效位数值对应的实数根，作为待校正通道ADC₂的最优采样延迟值。

第二配置步骤350，将待校正通道ADC₂的最优采样延迟值配置到相位调整电路中，以使相位调整电路根据待校正通道ADC₂的最优采样延迟值，对待校正通道ADC₂进行采样时刻失配校正。然后，再根据上述的采样时刻失配校正方法，依次对其余的待校正通道进行采样时刻失配校正。

下面对本申请的校正方法的主要工作流程进行说明。

一种实施例中，首先可以进行增益失配和失调失配的校正：控制向时间交织模数转换器输入多个大小不等的直流信号，以使时间交织模数转换器的参考通道和各个待校正通道分别对多个大小不等的直流信号进行采集量化并输出码字值；将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数，并计算对应于各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值；控制FPGA处理器储存对应于各个待校正通道的第一配置值和第二配置值，以使FPGA处理器根据对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。然后可以进行采样时刻失配校正：控制向时间交织模数转换器输入正弦波信号，以及控制输出初始采样时钟信号，并控制根据初始采样时钟信号和多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号，以使每个待校正通道根据多个采样时钟信号，对正弦波信号进行采集量化并输出码字值，并传输至中央处理器或FPGA处理器进行频谱变换，输出频谱变换结果；根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值，并将各个待校正通道的最优采样延迟值配置到相位调整电路中，以使相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。可以看到，由于将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数，以及根据校正函数同时计算各个待校正通道的第一配置值和第二配置值，并同时将两者配置于FPGA处理器中完成校正，因此，本发明能够同时对失调失配和增益失配进行校正，简化校正步骤，减小校正算法的难度，节省校正时间；此外，通过对校正多项式的求导式来寻找各个待校正通道的最优采样延迟值的方法，只需要将求导式为0时的实数根代入校正多项式进行时间交织模数转换器的有效位数的计算，避免了相位调整电路中将每个采样时刻的延迟值分别输出相对应的时钟信号到时间交织模数转换器中，获取最大的时间交织模数转换器的有效位数所对应的最优延迟值，减少了校正的时间，提高了校正的精度。

请参考图12，一种实施例中，数字示波器包括存储器10、处理器20和输入/输出接口30。存储器10用于存储程序。处理器20用于通过执行存储器存储的程序以实现上述的时间交织模数转换器的校正方法。处理器20分别与存储器10、输入/输出接口30连接，例如可通过总线***和/或其他形式的连接机构进行连接。存储器10可用于存储程序和数据，包括本发明实施例中涉及的时间交织模数转换器的校正方法的程序，处理器20通过运行存储在存储器10的程序从而执行数字示波器的各种功能应用以及数据处理。

本领域技术人员可以理解，上述实施方式中各种方法的全部或部分功能可以通过硬件的方式实现，也可以通过计算机程序的方式实现。当上述实施方式中全部或部分功能通过计算机程序的方式实现时，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：只读存储器、随机存储器、磁盘、光盘、硬盘等，通过计算机执行该程序以实现上述功能。例如，将程序存储在设备的存储器中，当通过处理器执行存储器中程序，即可实现上述全部或部分功能。另外，当上述实施方式中全部或部分功能通过计算机程序的方式实现时，该程序也可以存储在服务器、另一计算机、磁盘、光盘、闪存盘或移动硬盘等存储介质中，通过下载或复制保存到本地设备的存储器中，或对本地设备的***进行版本更新，当通过处理器执行存储器中的程序时，即可实现上述实施方式中全部或部分功能。

以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (9)

1.一种数字示波器，其特征在于，包括：

信号输入端，用于获取外部输入的信号；

衰减网络，连接于所述信号输入端，用于对输入衰减网络的信号进行衰减处理；

阻抗变换网络，连接于所述衰减网络，用于对输入阻抗变换网络的信号进行调理和阻抗变换处理；

可调增益放大器，连接于所述阻抗变换网络，用于对输入可调增益放大器的信号进行放大；

时间交织模数转换器，连接于所述可调增益放大器，所述时间交织模数转换器包括参考通道和至少一个待校正通道，用于对输入时间交织模数转换器的信号进行采集量化并输出码字值；

FPGA处理器，连接于所述时间交织模数转换器，用于储存第一配置值和第二配置值；还用于根据所述第一配置值和第二配置值，对所述时间交织模数转换器输出的码字值进行处理，获得处理后的码字值；

显示屏，连接于所述FPGA处理器，用于根据所述处理后的码字值显示波形；

偏置调节电路，连接于所述阻抗变换网络，用于向所述阻抗变换网络输出信号，调节所述显示屏上波形在垂直方向上的位置；

中央处理器，连接于所述可调增益放大器、所述FPGA处理器和所述偏置调节电路之间，用于控制向所述时间交织模数转换器输入多个大小不等的直流信号，以使所述时间交织模数转换器的参考通道和各个待校正通道分别对所述多个大小不等的直流信号进行采集量化并输出码字值；所述中央处理器还将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数；所述中央处理器还根据各个待校正通道的校正函数，计算各个待校正通道的第一配置值和第二配置值；所述中央处理器还控制所述FPGA处理器储存所述各个待校正通道的第一配置值和第二配置值，以使所述FPGA处理器根据所述各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。

2.如权利要求1所述的数字示波器，其特征在于，所述中央处理器根据各个待校正通道的校正函数，计算各个待校正通道的第一配置值和第二配置值，包括：

所述中央处理器计算对应于各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值。

3.如权利要求1所述的数字示波器，其特征在于，还包括：

采样时钟发生电路，用于输出初始采样时钟信号；

相位调整电路，连接于所述采样时钟发生电路和所述时间交织模数转换器之间，用于储存每个待校正通道相对于参考通道采样时刻的多个预设采样延迟值；还用于根据所述初始采样时钟信号和所述多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号；

所述中央处理器还用于控制向所述时间交织模数转换器输入正弦波信号；所述中央处理器还控制所述采样时钟发生电路输出初始采样时钟信号，并控制所述相位调整电路根据所述初始采样时钟信号和所述多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号，以使每个待校正通道根据多个采样时钟信号对所述正弦波信号进行采集量化并输出码字值，并传输至所述中央处理器或所述FPGA处理器进行频谱变换，所述中央处理器或所述FPGA处理器输出频谱变换结果；所述中央处理器还根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值；所述中央处理器还将所述各个待校正通道的最优采样延迟值配置到所述相位调整电路中，以使所述相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。

4.如权利要求3所述的数字示波器，其特征在于，所述中央处理器根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值，包括：

所述中央处理器根据各个待校正通道的频谱变换结果，计算各个待校正通道的每个预设采样延迟值对应的时间交织模数转换器的有效位数；

所述中央处理器将所述各个待校正通道的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得各个待校正通道的校正多项式；

所述中央处理器根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值。

5.如权利要求4所述的数字示波器，其特征在于，所述中央处理器根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值，包括：

所述中央处理器对所述各个待校正通道的校正多项式进行求导，获得各个待校正通道的校正多项式对应的求导式；

所述中央处理器根据各个待校正通道的校正多项式对应的求导式，计算各个待校正通道的最优采样延迟值。

6.如权利要求5所述的数字示波器，其特征在于，所述中央处理器根据各个待校正通道的校正多项式对应的求导式，计算各个待校正通道的最优采样延迟值，包括：

所述中央处理器计算各个待校正通道的校正多项式对应的求导式为0时的实数根；

所述中央处理器将各个待校正通道的校正多项式对应的求导式为0时的实数根，分别代入各个待校正通道的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值；

所述中央处理器将各个待校正通道的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值；

所述中央处理器获取各个待校正通道的最大的时间交织模数转换器的有效位数值对应的实数根，作为该待校正通道的最优采样延迟值。

7.一种时间交织模数转换器的校正方法，其特征在于，包括：

第一信号输入步骤，控制向时间交织模数转换器输入多个大小不等的直流信号，以使时间交织模数转换器的多个子通道分别对所述多个大小不等的直流信号进行采集量化并输出码字值；所述多个子通道包括参考通道和至少一个待校正通道；

线性拟合步骤，将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数；

配置值计算步骤，根据各个待校正通道的校正函数，计算各个待校正通道的第一配置值和第二配置值；

第一配置步骤，控制储存对应于各个待校正通道的第一配置值和第二配置值，以使FPGA处理器根据对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正；

所述校正方法还包括：

第二信号输入步骤，控制向时间交织模数转换器输入正弦波信号；

初始采样时钟信号输出步骤，控制输出初始采样时钟信号；

频谱变换步骤，控制根据所述初始采样时钟信号和多个预设采样延迟值分别对各个待校正通道输出采样时钟信号，以使每个待校正通道根据多个采样时钟信号对所述正弦波信号进行采集量化并输出码字值，并传输至中央处理器或所述FPGA处理器进行频谱变换，所述中央处理器或所述FPGA处理器输出频谱变换结果；

第一有效位数计算步骤，根据各个待校正通道的频谱变换结果，计算各个待校正通道的每个预设采样延迟值对应的时间交织模数转换器的有效位数；

多项式拟合步骤，分别将所述各个待校正通道的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得各个待校正通道的校正多项式；

求导步骤，分别对所述各个待校正通道的校正多项式进行求导，获得各个待校正通道的校正多项式对应的求导式；

实数根计算步骤，分别计算各个待校正通道的校正多项式对应的求导式为0时的实数根；

第二有效位数计算步骤，将各个待校正通道的校正多项式对应的求导式为0时的实数根，分别代入各个待校正通道的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值；

有效位数对比步骤，分别将各个待校正通道的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值；

最优采样延迟值获取步骤，获取各个待校正通道的最大的时间交织模数转换器的有效位数值对应的实数根，作为该待校正通道的最优采样延迟值；

第二配置步骤，将所述各个待校正通道的最优采样延迟值配置到相位调整电路中，以使相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。

8.如权利要求7所述的校正方法，其特征在于，所述配置值计算步骤包括：

反函数计算步骤，计算对应于所述各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值。

9.一种数字示波器，其特征在于，包括：

存储器，用于存储程序；

处理器，用于通过执行所述存储器存储的程序以实现如权利要求7至8中任一项所述的方法。

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