CN113224166A - 沟槽型功率mosfet器件及工艺方法 - Google Patents
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Abstract
本发明公开了一种沟槽型功率MOSFET器件,在半导体基片上具有第一外延层和第二外延层，所述第二外延层的表层中具有一层重掺杂注入层；一开口沟槽位于所述的第一外延层和第二外延层中，所述沟槽的底部位于第一外延层中，沟槽内填充多晶硅形成多晶硅沟槽栅极；在所述第二外延层与第一外延层之间，还包含有杂质浓度渐变层，杂质浓度的分布是从第二外延层底部往第一外延层的顶部逐渐降低，减少外延层在阱区底部的耗尽，从而降低短沟道器件沟道漏电以及源漏击穿的状况。杂质浓度渐变层为多层不同杂质浓度的薄的掺杂层叠加形成，其层数以及杂质浓度渐变层的厚度可以根据器件的不同性能要求来灵活调整，其工艺方法也便于实施。
Description
技术领域
本发明涉及半导体器件及制造领域，特别是指一种沟槽型功率MOSFET器件，本发明还涉及所述沟槽型功率MOSFET器件的工艺方法。
背景技术
随着电子消费产品需求的增长，功率MOSFET的需求越来越大，例如磁盘驱动，汽车电子以及功率器件等等方面。沟槽型M0SFET(Trench M0S)由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率领域。
功率MOSFET器件的源漏导通电阻RDSon是MOSFET的一项重要参数，在几乎所有的电子设备中都能发现MOSFET的身影，而且很多应用要求超低导通电阻的MOSFET功率器件。
源漏导通电阻RDSon是MOSFET工作时，漏极D和源极S之间的电阻值，单位是欧姆。对于同类MOSFET器件，源漏导通电阻RDSon数值越小，工作时的损耗（功率损耗）就越小。
对于MOSFET来说，消耗功率用RDSon来计算。MOSFET消耗的功率PD用MOSFET自身具有的RDSon乘以漏极电流ID的平方表示：
PD ＝导通电阻RDSon*漏极电流ID2。
由于消耗功率将变成热量散发出去，这对设备会产生负面影响，所以电路设计时都会采取一定的对策来减少发热，即降低消耗功率。
由于MOSFET的发热元凶是导通电阻RDSon，一般应用中都要求RDSon在Ω级以下。
与一般晶体管相比，MOSFET的消耗功率较小，所以发热也小，散热对策也相对简单。
通常，栅极源极间电压VGS越高，RDSon越小。栅极源极间电压相同的条件下，RDSon因电流不同而不同。计算功率损耗时，需要考虑栅极源极间电压和漏极电流，选择适合的RDSon。
一般MOSFET的芯片尺寸（表面面积）越大，RDSon越小。不同尺寸的小型封装条件下，封装尺寸越大可搭载的芯片尺寸就越大，因此RDSon越小。应用中，选择更大尺寸的封装，RDSon会更小。
除了VGS，温度是影响RDSon的一个主要因素，与导通状态无关，无论是放大状态还是开关状态，温度的影响也是十分明显的。
如图1所示，是普通沟槽型MOSFET器件的剖面示意图，沟槽填充多晶硅，形成栅极，图中箭头分别示出了该类型器件的沟道长度以及耗尽区宽度，为了降低功率MOSFET器件产品的RDSon，降低沟道长度，减小沟道导通电阻是必由之路，但当沟道长度过短时就会引发短沟道效应，因此限制了短沟道器件产品的开发。短沟道效应是当金属氧化物半导体场效应管的导电沟道长度降低到十几纳米、甚至几纳米量级时，晶体管出现的一些效应。这些效应主要包括阈值电压随着沟道长度降低而降低、漏致势垒降低、载流子表面散射、速度饱和、离子化和热电子效应。随着漏源电压的增大，漏衬反偏PN结空间电荷区展宽，则沟道的有效长度减小，此在短沟道中尤为明显，严重时会导致源漏穿通器件失效。
当MOS晶体管的沟道长度小到可以和漏结及源结的耗尽层厚度相比拟时,会出现一些不同于长沟道MOS管特性的现象,统称为短沟道效应，它们归因于在沟道区出现二维的电势分布以及高电场。
发明内容
本发明所要解决的技术问题在于提供一种沟槽型功率MOSFET器件，能够进一步降低导通电阻的同时具有较短的沟道长度。
本发明还要解决的技术问题还在于提供所述沟槽型功率MOSFET的工艺方法。
为解决上述问题，本发明所述的一种沟槽型功率MOSFET，一种沟槽型功率MOSFET器件，位于一半导体基片上，其特征在于：所述半导体基片上依次还具有第一外延层和第二外延层，其中第一外延层位于半导体基片上，第二外延层位于第一外延层之上；所述第二外延层的表层中具有一层重掺杂注入层；一开口沟槽位于所述的第一外延层和第二外延层中，所述沟槽的底部位于第一外延层中，所述的沟槽内壁及半导体基片表面附着有一层介质层，沟槽内部填充多晶硅形成多晶硅沟槽栅极。
在所述第二外延层与第一外延层之间，还包含有杂质浓度渐变层，即从第二外延层的低部开始往所述第一外延层的顶层之间为杂质浓度渐变层，杂质浓度的分布是从第二外延层底部往第一外延层的顶部逐渐降低。
进一步的改进是，所述的半导体基片包括硅衬底或者锗硅衬底。
进一步的改进是，所述的位于第二外延层中的杂质浓度渐变层的总厚度为0.1～0.5um。
进一步的改进是，所述的第二外延层作为所述功率MOSFET器件的P阱，其厚度为所述功率MOSFET的沟道长度。
进一步的改进是，所述的第一外延层的总厚度为所述功率MOSFET器件的耗尽区宽度，通过所述的杂质浓度渐变层，能减小耗尽区宽度，降低器件击穿的风险。
本发明所述的沟槽型功率MOSFET器件的工艺方法，包含如下工艺步骤：
第一步，提供一半导体基片，在所述半导体基片上淀积一层具有第二导电类型的第一外延层。
第二步，在第一外延层上在淀积形成杂质浓度渐变层，所述杂质浓度渐变层为多个薄的掺杂层所形成的复合层，其掺杂浓度从顶层向底层逐渐变淡。
第三步，在杂质浓度渐变层的顶层再形成具有第二导电类型的第二外延层。
第四步，利用光刻及刻蚀工艺对所述第一外延层、第二外延层以及杂质浓度渐变层进行刻蚀，形成沟槽；所述沟槽的底部位于第一外延层中；在整个结构表面淀积一层介质层，所述介质层覆盖结构表面以及沟槽的整个内壁，形成隔离；在沟槽中填充多晶硅并回刻形成沟槽栅极。对所述第二外延层进行离子注入形成具有第一导电类型的第一阱区，再进行浅的离子注入在所述第二外延层的表层形成第二导电类型的重掺杂注入层。
进一步的改进是，所述的半导体基板包含硅衬底或者是锗硅衬底。
进一步的改进是，所述第二步中，所述的杂质浓度渐变层具有第二导电类型，为多次淀积形成；从底层往顶层依次进行淀积，每次淀积的形成的掺杂层杂质浓度逐渐升高。
进一步的改进是，所述杂质浓度渐变层的层数及厚度，能根据器件的需求而调整。
进一步的改进是，所述第四步中，离子注入形成具有第一导电类型的第一阱区，还包括热推进过程，热推进后第一阱区和杂质浓度渐变层一起形成渐变区域，减少器件外延在阱区底部的耗尽，改善短沟道器件的沟道漏电以及击穿的状况。
进一步的改进是，所述的第一导电类型为P型，第二导电类型为N型；或者是手术第一导电类型为N型，第二导电类型为P型。
本发明所述的沟槽型功率MOSFET器件，针对短沟道器件，在器件阱区底部增加一层杂质浓度渐变层，从而在阱区的推阱工艺后形成渐变的阱区，减少外延层在阱区底部的耗尽，从而降低短沟道器件沟道漏电以及源漏击穿的状况。杂质浓度渐变层为多层不同杂质浓度的薄的掺杂层叠加形成，其层数以及杂质浓度渐变层的厚度可以根据器件的不同性能要求来灵活调整，其工艺方法也便于实施。
附图说明
图1 是本发明所涉及的沟槽型功率MOSFET器件的剖面示意图。
图2～7 是本发明工艺各步骤示意图。
图8 是本发明工艺流程图。
附图标记说明
1是衬底，2是P阱（第二外延层），3是N型重掺杂层，4是栅介质层，5是多晶硅栅极，6是第一外延层，21是第一掺杂层,22是第二掺杂层,23是第三掺杂层。
具体实施方式
以下结合附图给出本发明的具体实施方式，对本发明中的技术方案进行清楚、完整的描述，但本发明不限于以下的实施方式。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明所述的沟槽型功率MOSFET器件，针对传统的沟槽型器件，尤其是短沟道器件容易发生短沟道效应的问题，如图7所示，是本发明提供的沟槽型功率MOSFET器件的剖面示意图，图中在衬底1上为N型的第一外延层6,2为N型第二外延层，第二外延层2通过P型离子注入形成P阱，P阱的厚度形成了所述沟槽型功率MOSFET器件的沟道长度，3为通过离子注入在第二外延层的浅层形成的一层N型重掺杂层，作为功率MOSFET器件的源区，沟槽内壁附着一层绝缘介质层作为栅介质层，沟槽内填充多晶硅并刻蚀形成多晶硅栅极5。
与传统器件不同的是，本发明采用双层外延技术，并且在两层外延之间形成杂质浓度渐变层，从顶部向下杂质浓度由浓到淡逐渐降低。
杂质浓度渐变层的整体厚度约为0.1～0.5um，其厚度可以根据器件的性能要求来自由设定。杂质浓度渐变层在经过P阱的推阱工艺后，P阱的底部就形成一个自上而下由淡到浓的结构，从而减少P阱中耗尽层的宽度，降低源漏击穿的风险。
以一个沟槽深度为1.5um的40V DMOS产品为例，其外延层规格为5um厚度、电阻率0.37ohm/cm3,可在1.2um左右的深度处做一层约0.3um厚，电阻率0.4～0.5 ohm/cm3的杂质浓度渐变层，以获得P阱底部渐变掺杂结构。
具体来说，上述的沟槽型功率MOSFET器件的工艺方法，参考图2～7，包含如下工艺步骤：
第一步，如图2所示，提供一半导体基片1，在所述半导体基片上淀积一层具有N型的第一外延层6。所述第一外延层的电阻率为0.37 ohm/cm3，厚度3.8um。
第二步，在第一外延层6上在淀积形成杂质浓度渐变层，所述杂质浓度渐变层为多个薄的掺杂层所形成的复合层，其掺杂浓度从顶层向底层逐渐变淡。参考图3～5所示，如前文所述，对于杂质浓度渐变层，其厚度及层数可以根据器件需要来自由调整，本实施例所涉及的器件采用3层掺杂层的工艺进行处理，分别是21、22、23。第一层掺杂层21的厚度为0.1～0.15um，其电阻率为0.37～0.4 ohm/cm3，第二层掺杂层22的厚度为0.1～0.15um，其规格为0.4～0.45 ohm/cm3，第三层掺杂层23的厚度为0.1～0.15um，其电阻率为0.45～0.5ohm/cm3。每一层淀积到设计厚度后进行相应浓度的掺杂，最后形成一个复合层，整体厚度为0.3～0.5um的杂质浓度渐变层。
在一些特殊要求的场合，形成杂质浓度渐变层时，可以采用更多的掺杂层来进行叠加，当杂质浓度渐变层的总厚度一定时，掺杂层越多时，相应降低每层掺杂层的厚度，最后形成杂质浓度渐变层。
第三步，在杂质浓度渐变层的顶层再形成N型的第二外延层2；所述第二外延层的厚度为0.9～1.2um。
第四步，利用光刻及刻蚀工艺对所述第一外延层、第二外延层以及杂质浓度渐变层进行刻蚀，形成沟槽；所述沟槽的底部位于第一外延层中；在整个结构表面淀积一层介质层，比如氧化硅层。所述介质层覆盖结构表面以及沟槽的整个内壁，形成隔离；在沟槽中填充多晶硅并回刻形成沟槽栅极。对所述第二外延层2进行离子注入形成P阱，所述P阱形成工艺还包括推阱工艺，经过推阱后，P阱和P阱下方的由多个不同浓度掺杂薄层形成的杂质浓度渐变层和P阱一起形成一个杂质浓度由淡到浓（从上到下方向）的渐变阱区。在淀积第二外延层的时候，第二外延层的初始杂质浓度是自上而下由浓到淡的分布，此时所述第二外延层的杂质类型为N型，再经过P型离子的掺杂注入，以及推阱工艺之后，第二外延层本身的N型杂质不断被中和，并逐渐反型为P型而成为所述功率MOSFET器件的P型阱区，推阱之后其杂质浓度的分布改为自上而下由淡到浓的分布，从而形成本发明结构中关键的杂质浓度渐变层，改善器件性能。即所述第二外延层在转化为阱区之前其杂质浓度为外延的杂质浓度分布，自上而下由浓到淡，在掺杂且推阱形成阱区之后杂质浓度自上而下由淡到浓。
再进行低能量的离子注入在所述第二外延层的浅层形成N型的重掺杂注入层作为源区。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (11)
1.一种沟槽型功率MOSFET器件，位于一半导体基片上，其特征在于：所述半导体基片上依次还具有第一外延层和第二外延层，其中第一外延层位于半导体基片上，第二外延层位于第一外延层之上；所述第二外延层的表层中具有一层重掺杂注入层；一开口沟槽位于所述的第一外延层和第二外延层中，所述沟槽的底部位于第一外延层中，所述的沟槽内壁及半导体基片表面附着有一层介质层，沟槽内部填充多晶硅形成多晶硅沟槽栅极；
在所述第二外延层与第一外延层之间，还包含有杂质浓度渐变层，即从第二外延层的低部开始往所述第一外延层的顶层之间为杂质浓度渐变层，杂质浓度的分布是从第二外延层底部往第一外延层的顶部逐渐降低。
2.如权利要求1所述的沟槽型功率MOSFET器件，其特征在于：所述的半导体基片包括硅衬底或者锗硅衬底。
3.如权利要求1所述的沟槽型功率MOSFET器件，其特征在于：所述的位于第二外延层中的杂质浓度渐变层的总厚度为0.1～0.5um。
4.如权利要求1所述的沟槽型功率MOSFET器件，其特征在于：所述的第二外延层进行离子注入后作为所述功率MOSFET器件的阱区，其厚度为所述功率MOSFET的沟道长度。
5.如权利要求1所述的沟槽型功率MOSFET器件，其特征在于：所述的第一外延层的总厚度为所述功率MOSFET器件的耗尽区宽度，通过所述的杂质浓度渐变层，能减小耗尽区宽度，降低器件击穿的风险。
6.制造如权利要求1所述的沟槽型功率MOSFET器件的工艺方法，其特征在于：包含如下工艺步骤：
第一步，提供一半导体基片，在所述半导体基片上淀积一层具有第二导电类型的第一外延层；
第二步，在第一外延层上在淀积形成杂质浓度渐变层，所述杂质浓度渐变层为多个薄的掺杂层所形成的复合层，其掺杂浓度从顶层向底层逐渐变淡；
第三步，在杂质浓度渐变层的顶层再形成具有第二导电类型的第二外延层；
第四步，利用光刻及刻蚀工艺对所述第一外延层、杂质浓度渐变层以及第二外延层进行刻蚀，形成沟槽；所述沟槽的底部位于第一外延层中；然后在整个结构表面淀积一层介质层，所述介质层覆盖结构表面以及沟槽的整个内壁，形成隔离；在沟槽中填充多晶硅并回刻形成沟槽栅极；对所述具有第二导电类型的第二外延层进行相反型的离子注入形成具有第一导电类型的阱区，再进行浅的离子注入在所述第二外延层的浅表层形成第二导电类型的重掺杂注入层。
7.如权利要求6所述的沟槽型功率MOSFET器件的工艺方法，其特征在于：所述的半导体基板包含硅衬底或者是锗硅衬底。
8.如权利要求6所述的沟槽型功率MOSFET器件的工艺方法，其特征在于：所述第二步中，所述的杂质浓度渐变层在淀积时具有第二导电类型，为多次淀积形成；从底层往顶层依次进行淀积，每次淀积的形成的掺杂层杂质浓度逐渐升高。
9.如权利要求8所述的沟槽型功率MOSFET器件的工艺方法，其特征在于：所述杂质浓度渐变层的层数及厚度，能根据器件的需求而调整。
10.如权利要求6所述的沟槽型功率MOSFET器件的工艺方法，其特征在于：所述第四步中，对所述具有第二导电类型的第二外延层进行相反型的离子注入形成具有第一导电类型的阱区之后，还包括推阱工艺过程，推阱工艺后离子注入的相反型杂质与第二外延层自身杂质进行中和之后，所述阱区和杂质浓度渐变层一起形成渐变区域，减少器件外延在阱区底部的耗尽，改善短沟道器件的沟道漏电以及击穿的状况。
11.如权利要求6所述的沟槽型功率MOSFET器件的工艺方法，其特征在于：所述的第一导电类型为P型，第二导电类型为N型；或者是所述第一导电类型为N型，第二导电类型为P型。
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| CN202110447772.XA CN113224166A (zh) | 2021-04-25 | 2021-04-25 | 沟槽型功率mosfet器件及工艺方法 |
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|---|---|---|---|---|
| US20030001203A1 (en) * | 2001-06-29 | 2003-01-02 | Syotaro Ono | Vertical type power mosfet having trenched gate structure |
| CN106531808A (zh) * | 2015-09-11 | 2017-03-22 | 耐智亚有限公司 | 半导体装置和制造半导体装置的方法 |
| CN107546257A (zh) * | 2017-08-23 | 2018-01-05 | 恒泰柯半导体（上海）有限公司 | 金属‑氧化物沟道半导体场效应晶体管的外延层结构 |
-
2021
- 2021-04-25 CN CN202110447772.XA patent/CN113224166A/zh active Pending
Patent Citations (3)
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| US20030001203A1 (en) * | 2001-06-29 | 2003-01-02 | Syotaro Ono | Vertical type power mosfet having trenched gate structure |
| CN106531808A (zh) * | 2015-09-11 | 2017-03-22 | 耐智亚有限公司 | 半导体装置和制造半导体装置的方法 |
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