CN113224061B - 半导体存储装置及其形成方法 - Google Patents

半导体存储装置及其形成方法 Download PDF

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CN113224061B CN202110495955.9A CN202110495955A CN113224061B CN 113224061 B CN113224061 B CN 113224061B CN 202110495955 A CN202110495955 A CN 202110495955A CN 113224061 B CN113224061 B CN 113224061B
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Abstract

本申请公开了一种半导体存储装置及其形成方法，半导体存储装置包括衬底、有源结构、以及浅沟槽隔离。有源结构设置在衬底中，包括第一有源区和第二有源区。第一有源区包括多个有源区单元，第二有源区设置在第一有源区外侧，并直接连接一部分的有源区单元，其中第二有源区包括多个第一开口，设置在第二有源区的侧边上。浅沟槽隔离设置在衬底中，围绕有源结构。

Description

半导体存储装置及其形成方法
技术领域
本申请涉及一种半导体存储装置及其形成方法，尤其是涉及一种包括有源结构以及浅沟渠隔离的半导体存储装置及其形成方法。
背景技术
随着半导体装置微小化以及集成电路的复杂化，组件的尺寸不断地减小，结构亦不断地变化，因此，维持小尺寸半导体组件的效能为目前业界的主要目标。在半导体制作工艺中，多半是在衬底上定义出多个有源区域作为基础，再于该些有源区域上形成所需组件。一般来说，有源区域为利用光刻及蚀刻等制作工艺在衬底上所形成多个图案，但在尺寸微缩的要求下，有源区域的宽度逐渐缩减，而各个有源区域之间的间距也渐缩小，使得其制作工艺也面临许多限制与挑战，以至于无法满足产品需求。
发明内容
本申请之一目的在于提供一种半导体存储装置，其有源结构具有环绕设置于第一有源区外侧的第二有源区，其中，该第二有源区上进一步设置多个开口，并且该些开口的设置位置可分别对位于特定的位线及其上设置的触点，藉此，可避免位线与字线直接导通，使得半导体存储装置可达到较为优化的元件效能。
为达上述目的，本申请之一实施例提供一种半导体存储装置，包括衬底、有源结构、以及浅沟槽隔离。所述有源结构设置在所述衬底中，包括第一有源区和第二有源区，所述第一有源区包括彼此平行并且沿着第一方向延伸的多个有源区单元。所述第二有源区设置在所述第一有源区外侧，所述第二有源区包括沿着第二方向延伸的第一侧边和沿着第三方向延伸的第二侧边，并且所述第一侧边和所述第二侧边直接连接一部分的所述有源区单元，其中所述第二有源区包括多个第一开口，所述第一开口设置在所述第二侧边上。所述浅沟槽隔离设置在衬底中，围绕所述有源结构。
为达上述目的，本申请之另一实施例提供一种半导体存储装置的形成方法，包括以下步骤。首先，提供衬底，并在所述衬底中形成有源结构，所述有源结构包括第一有源区和第二有源区，所述第一有源区包括彼此平行并且沿着第一方向延伸的多个有源区单元，并且所述第二有源区设置在所述第一有源区外侧。所述第二有源区包括沿着第二方向延伸的第一侧边和沿着第三方向延伸的第二侧边，并且所述第一侧边和所述第二侧边直接连接一部分的所述有源区单元，其中所述第二有源区包括多个第一开口，所述第一开口设置在所述第二侧边上。然后，在所述衬底中形成浅沟槽隔离，围绕所述有源结构。
附图说明
图1至图4绘示本申请第一优选实施例中半导体存储装置的示意图；其中
图1为本申请的半导体存储装置之有源结构的俯视示意图；
图2为本申请的半导体存储装置的俯视示意图；
图3为图2沿切线A-A’(折线)的剖面示意图；以及
图4为图2沿切线B-B’(直线)的剖面示意图。
图5绘示本申请第二优选实施例中半导体存储装置的示意图。
图6绘示本申请第三优选实施例中半导体存储装置的示意图。
图7绘示本申请第四优选实施例中半导体存储装置的示意图。
其中，附图标记说明如下：
100、200、300、400 半导体存储装置
101 第一区域
103 第二区域
110 衬底
120 浅沟渠隔离
130 有源结构
131 第一有源区
131a 有源区单元
132、134、232、234 开口
133 第二有源区
133a 第一侧边
133b 第二侧边
140 埋藏式闸极结构
141 介电层
143 闸极介电层
145 闸极
147 盖层
150 绝缘层
160、161、163 位线
162 半导体层
164 阻障层
166 导电层
168 遮罩层
170、171、173、190 触点
172 介电层
333c、433c 第三侧边
435 突出部分
D1 第一方向
D2 第二方向
D3 第三方向
D4 第四方向
O1、O2、O3 孔径
T1 宽度
W 宽度
具体实施方式
为使熟悉本申请所属技术领域的一般技术者能更进一步了解本申请，下文特列举本申请的数个优选实施例，并配合所附的附图，详细说明本申请的构成内容及所欲达成的功效。熟习本申请所属领域的技术人员能在不脱离本申请的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请先参照图1至图4，所绘示者为本申请第一优选实施例中半导体存储装置100的示意图，其中，图1及图2为半导体存储装置100的俯视示意图，图3及图4则为半导体存储装置100的剖面示意图，需注意的是，图3及图4分别绘出沿着一折线方向(切线A-A’)以及一直线方向(切线B-B’)的剖面示意图。半导体存储装置100包括一衬底110，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，衬底110内设置至少一浅沟渠隔离(shallow trench isolation,STI)120，以在衬底110定义出一有源结构(active structure)130，意即，浅沟渠隔离120系环绕有源结构130设置。详细来说，有源结构130进一步包括设置在第一区域101内的第一有源区131，以及设置在第二区域103内的第二有源区133，其中，第一区域101例如是半导体存储装置100中组件积集度相对较高的区域，例如是一存储区域，而第二区域103则是半导体存储装置100中组件积集度相对较低的区域，例如是一周边区域，但不以此为限，第二区域103例如是设置在第一区域101外侧，如图1以及图2所示。
如图1以及图2所示，第一有源区131包括多个有源区单元131a系相互平行且相互间隔地沿着第一方向D1延伸，并且沿着第一方向D1相互交替地设置，其中，第一方向D1例如是不垂直于x方向(例如是第二方向D2)或y方向(例如是第三方向D3)。在一实施例中，各有源区单元131a系在第一区域101内沿着第二方向D2依序排列成复数行，而可整体呈现一特定排列，如图1以及图2所示的阵列排列(array arrangement)等，但并不限于此。第一有源区131的形成可借助但并不限定于以下所述的图案化制作工艺。例如，先在衬底110上形成一掩膜层(未绘示)，该掩膜层包括可用以定义第一有源区131的多个有源区单元131a的图案并暴露出部分的衬底110，利用该掩膜层进行一蚀刻工艺，移除该部分的衬底110形成至少一浅沟渠(shallow trench,未绘示)，再于该浅沟渠内填入绝缘材料(未绘示)，如氧化硅、氮化硅或氮氧化硅等，即可形成顶面切齐衬底110表面的浅沟渠隔离120，同时定义出第一有源区131，如图3所示。在一实施例中，第一有源区131的形成还可借助一自对准双重图案化(self-aligned double patterning,SADP)制作工艺，或者是一自对准反向图案化(self-aligned reverse patterning,SARP)制作工艺，但并不限于此。
另一方面，第二有源区133系环绕地设置于第一有源区131外侧。在本实施例中，第二有源区133细部包括沿着第二方向D2延伸的至少一第一侧边133a，以及沿着第三方向D3延伸的至少二第二侧边133b，各个第二侧边133b彼此相对，并且与第一侧边133a相互邻接且依序设置，使得第二有源区133可整体呈现一矩框状(未绘示)并直接接触一部分的有源区单元131a。也就是说，在设置第二有源区133时，可使得一部分的有源区单元131a进一步连接至第二有源区133的第一侧边133a以及第二侧边133b，并且，可使另一部分的有源区单元131a不会连接至第二有源区133的第一侧边133a以及第二侧边133b，而是与之分隔设置，如图1以及图2所示。此外，第一侧边133a以及第二侧边133b可具有相同的宽度T1，并且，其宽度T1优选可大于各个有源区单元131a的宽度W，但并不限于此。在此设置下，第二有源区133可较为均匀地承受来自于有源区单元131a以及浅沟渠隔离120的应力影响，以获得较稳定的结构。然而，在其他实施例(未绘示)中，还可依据实际产品需求，而选择使第二有源区133完全不接触有源区单元131a，或者，亦可选择使第一侧边133a以及第二侧边133b的宽度T1等同或小于有源区单元131a的宽度W。本领域者应可理解，该第一侧边或该第二侧边的具体设置数量皆可依据实际需求而调整，或是还可另包含其他侧边，而使得该第二有源区可整体呈现其他形状，不以前述矩框状为限。
需注意的是，第二有源区133进一步包括多个第一开口132以及多个第二开口134，分别设置在两侧的第二侧边133b上，也就是说，第一开口132系依序设置在一第二侧边133b上，而第二开口134则依序设置在另一第二侧边133b上，如图1以及图2所示。在一实施例中，第一开口132以及第二开口134在第二方向D2上系相互错位设置，并可在第三方向D3具有相同的孔径O1，如图1以及图2所示，但不以此为限。此外，另需注意的是，在本实施例中，第二有源区133的形成同样可借助衬底110的图案化制作工艺，并且，可选择与第一有源区131的图案化制作工艺一并进行。也就是说，在本实施例中，可利用相同或不同的掩膜层同时定义或分别定义第一有源区131以及第二有源区133的图案，再一并蚀刻衬底110、并填入该绝缘材料。于此，第一有源区131以及第二有源区133可包括相同的材质(即衬底110的材质)，并且，第二有源区133的第一侧边133a、第二侧边133b以及与之连接的有源区单元131a即可一体成形，如图1以及图4所示。在此情况下，第一有源区131的有源区单元131a连接至第二有源区133的第一侧边133a、第二侧边133b的该部分即可视为第二有源区133的第一侧边133a、第二侧边133b向第一区域101内延伸的一延伸部，使得第二有源区133可具有较为稳定、强化的结构，以保护设置于其内侧的第一有源区131，避免发生结构倒塌或毁损。然而，本领域技术人员应可理解，该第二有源区的形成并不以前述方法为限，还可借助其他方式形成，例如可与该第一有源区的制作工艺分开进行。例如，在另一实施例中，该第二有源区的制作工艺亦可选择在该第一有源区的制作工艺之前进行，先利用该衬底的图案化制作工艺形成该第二有源区，再借助一外延生长制作工艺(epitaxial growth process,未绘示)形成该第一有源区，于此，该第二有源区与该第一有源区的顶面即可能不共平面(未绘示)；或者，在另一实施例中，该第二有源区的制作工艺亦可选择在该第一有源区的制作工艺之后进行，先利用该衬底的图案化制作工艺形成该第一有源区，再借助一沉积制程形成该第二有源区(例如包含多晶硅、介电材质等不同于该衬底的材质)，于此，该第二有源区与该第一有源区即可包含不同的材质。
接着，于衬底110内形成多个闸极结构，优选为埋藏式闸极结构140，如图1以及图4所示。在本实施例中，是先在衬底110内形成多个相互平行且相互间隔地沿着第三方向D3延伸的沟渠(未绘示)。然后，依序形成覆盖各该沟渠整体表面的介电层141、覆盖各该沟渠下半部表面的闸极介电层143、填满各该沟渠下半部的闸极145以及填满各该沟渠上半部的盖层147。如此，盖层147的表面可切齐衬底110的顶表面，使得位在衬底110内的埋藏式闸极结构140可作为半导体存储装置100的字线(word line,WL)，以接收或传递各存储单元(memory cell)的电压信号。然后，在于衬底110上形成绝缘层150，全面地覆盖衬底110并接触位在衬底110内的埋藏式闸极结构140以及浅沟渠隔离120，绝缘层150例如包含一氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，但并不限于此。
然后，于衬底110上形成至少一位线位线(bit line,BL)160，在至少一位线160上形成至少一触点170，以及在字线(即埋藏式闸极结构140)上形成触点190，分别电连接至至少一位线160或字线(即埋藏式闸极结构140)。如图2以及图3所示，本实施例系形成多条位线160以及多个触点170、190，各条位线160系相互平行且相互间隔地沿着第二方向D2延伸，横跨设置于衬底110内的字线(即埋藏式闸极结构140)，并与有源区单元131a交错。各位线160细部包括依序堆迭于绝缘层150上的半导体层162例如包含多晶硅、阻障层164例如包含钛及/或氮化钛、导电层166例如包含钨、铝或铜等低阻质的金属、以及遮罩层168例如包含氧化硅、氮化硅或氮氧化硅等，但不以此为限。其中，部分位线160的下方还形成有位线接触插塞(未绘示，bit line contact,BLC)，该位线接触插塞可直接接触部分的有源区单元131a，以电连接衬底110内的一晶体管元件(未绘示)，以接收或传递各该存储单元的电压信号。触点170、190则分别设置在衬底110上方的介电层172内，以分别连接至下方的位线160或字线(即埋藏式闸极结构140)。
需特别说明的是，各位线160系跨设在有源结构130的上方，且部分重迭于下方的第一有源区131以及第二有源区133，其中，一部分的位线161可重迭于第二有源区133一侧(例如图2所示位线161的左侧)的第二侧边133b，并通过第二开口134的上方，而不同时重迭于第二有源区133另一侧(例如图2所示位线161的右侧)的第二侧边133b，如图1所示。并且，该部分的位线161的上方还进一步连接至触点171，其中，触点171系设置在位线161的第一端(未绘示，例如指图2所示位线160的左端)而与之电连接。另一方面，另一部份的位线163则可通过第一开口132的上方，并重迭于第二有源区133另一侧的第二侧边133b，如图1所示。并且，该另一部分的位线163的上方则连接至触点173，其中，触点173系设置在位线163的第二端(未绘示，例如指图1所示位线160的右端)而与之电连接。如此，由图2所示的一俯视图来看，位线161以及位线163在第三方向D3上依序交替设置，并且各个触点171以及第一开口132在第三方向D3上相互交替排列，各个触点173以及第二开口134在第三方向D3上相互交替排列。也就是说，各个触点171可设置在任意两个第一开口132之间，而各个第一开口132同样设置在任意两个触点171之间，并对位于各个位线163以及其上设置的触点173；各个触点173则可设置在任意两个第二开口134之间，而各个第二开口134同样设置在任意两个触点173之间，并对位于各个位线161以及其上设置的触点171。此外，触点190亦可具有类似于触点170的设置态样，例如可使一部份的字线(即埋藏式闸极结构140)通过其一端(未绘示，例如指图1及图2所示埋藏式闸极结构140的下端)而电连接至触点190，而另一部分的字线(即埋藏式闸极结构140)则可通过其另一端(未绘示，例如指图1及图2所示埋藏式闸极结构140的上端)而电连接至另一部分的触点(未绘示)，但不以此为限。在此设置下，不仅可使触点170、190保有足够的制程空间(process window)，同时，可避免位线160的电压信号通过第二有源区133的第二侧边133b而与字线(即埋藏式闸极结构140)的电压信号直接导通，而使半导体存储装置100发生短路。
由此，即完成本申请第一优选实施例之半导体存储装置100。半导体存储装置100具有环绕地设置于第一有源区131外侧的第二有源区133，其中，一部分的有源区单元131a可进一步连接至第二有源区133的第一侧边133a以及第二侧边133b，使得第二有源区133可较为均匀地承受来自于第一有源区131的有源区单元131a以及浅沟渠隔离120的应力影响，以获得较稳定的结构。此外，第二有源区133上还进一步设置多个第一开口132以及第二开口134，其中，第一开口132的设置位置在第二方向D2上可分别对位于位线163以及触点173，而第二开口134的设置位置在第二方向D2上则可分别对位于位线161以及触点173，可避免位线160与字线(即埋藏式闸极结构140)直接导通，使得半导体存储装置100可达到较为优化的元件效能。
然而，本领域者应可轻易了解，为能满足实际产品需求的前提下，本申请之半导体存储装置及其制作工艺亦可能有其它态样或可以其他手段达成，并不限于前述。举例来说，在一实施例中，亦可能在进行第二有源区133的图案化制作工艺时，透过调整蚀刻条件，而使得所形成的边角部分圆角化，但不以此为限。因此，下文将进一步针对本申请的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本申请之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
请参照图5所示，其绘示本申请第二优选实施例中半导体存储装置200的示意图。本实施例中，半导体存储装置200的结构大体上与前述第一优选实施例之半导体存储装置100相同，同样包括衬底110、浅沟渠隔离120、有源结构130、埋藏式闸极结构140(即字线)、位线160以及触点170、190等，相同之处于此不再赘述。本实施例的半导体存储装置200与前述半导体存储装置100的主要差异在于，形成在第二侧边133b上的多个第一开口232以及多个第二开口234可包括不同的孔径O2、O3。
详细来说，第一开口232系依序设置在第二有源区133的一第二侧边133b上，第二开口234则依序设置在第二有源区133的另一第二侧边133b上，如图5所示。在本实施例中，第一开口232以及第二开口234在第二方向D2上系相互错位设置，其中，第一开口232可选择在第三方向D3具有相同的孔径O2，第二开口234则可在第三方向D3具有尺寸不同的孔径O2、O3，但不以此为限。本领域者应可轻易理解，第一开口232以及第二开口234的孔径尺寸系依据实际产品需求而可具有各种变化，例如，在另一实施例中，亦可选择使该些第一开口以及该些第二开口的孔径皆不相同，或者使该些第二开口皆具有均一的第一孔径(未绘示)，而该些第一开口则可具有彼此相同或不同的孔径等。
在此设置下，仍可使第一开口232的设置位置在第二方向D2上分别对位于位线163以及触点173，第二开口234的设置位置在第二方向D2上分别对位于位线161以及触点173，以避免位线160与字线(即埋藏式闸极结构140)直接导通。如此，本申请第二优选实施例之半导体存储装置200同样可达到较为优化的元件效能。
请参照图6所示，其绘示本申请第三优选实施例中半导体存储装置300的示意图。本实施例中，半导体存储装置300的结构大体上与前述第一优选实施例之半导体存储装置100相同，同样包括衬底110、浅沟渠隔离120、有源结构130、埋藏式闸极结构140(即字线)、位线160以及触点170、190等，相同之处于此不再赘述。本实施例的半导体存储装置300与前述半导体存储装置100的主要差异在于，第二有源区133还额外包括沿着第一方向D1延伸的至少一第三侧边333c。
详细来说，第三侧边333c例如是形成在沿着第二方向D2延伸的第一侧边133a，以及沿着第三方向D3延伸的第二侧边133b之间，意即，第一侧边133a邻接第三侧边333c，而第三侧边333c进一步邻接第二侧边133b，使得第二有源区133可整体呈现一多边框状(未绘示)以环绕第一有源区131。在本实施例中，第三侧边333c例如可具有等同于第一侧边133a以及第二侧边133b的宽度T1，但不以此为限。在另一实施例中，亦可选择使第三侧边333c具有相对较大的宽度(未绘示)，例如系大于第一侧边133a以及第二侧边133b的宽度T1等。本领域者应可轻易理解，该第三侧边的延伸方向及其具体设置数量皆可依据实际需求而调整，而使得该第二有源区可整体呈现其他形状，不以前述为限。
在此设置下，第二有源区133可借助第三侧边333c的设置获得较为稳定、强化的结构，以改善半导体存储装置周围的应力，避免发生结构倒塌或毁损。同时，第二有源区133上的第一开口132的设置位置在第二方向D2上仍然系对位于位线163以及触点173，第二开口134的设置位置在第二方向D2上仍然系对位于位线161以及触点171，以避免位线160与字线(即埋藏式闸极结构140)直接导通。如此，本申请第三优选实施例之半导体存储装置300同样可达到较为优化的元件效能。
请参照图7所示，其绘示本申请第四优选实施例中半导体存储装置400的示意图。本实施例中，半导体存储装置400的结构大体上与前述第三优选实施例之半导体存储装置300相同，同样包括衬底110、浅沟渠隔离120、有源结构130、埋藏式闸极结构140(即字线)、位线160以及触点170、190等，相同之处于此不再赘述。本实施例的半导体存储装置400与前述半导体存储装置300的主要差异在于，至少一第三侧边433c上还额外设置多个突出部分435。
详细来说，第三侧边433c例如是沿着第一方向D1延伸，并且形成在第一侧边133a以及第二侧边133b之间，使得第二有源区133可整体呈现一多边框状(未绘示)以环绕第一有源区131。突出部分435例如是与第三侧边433c一体成形，并设置在第三侧边433c远离第一有源区131的一侧，也就是说，突出部分435系向外延伸至第二区域103，例如是沿着不同于第一方向D1、第二方向D2以及第三方向D3的第四方向D4延伸，以进一步强化第二有源区133外侧的结构强度。
由此，本申请第四优选实施例的半导体存储装置400即可借助第三侧边433c以及突出部分435的设置进一步强化第二有源区133的结构强度，以改善半导体存储装置400周围的应力，避免发生结构倒塌或毁损。此外，本领域技术人员应可理解，前述实施例中，该突出部分的设置数量、形状或尺寸等皆可依据实际组件需求调整，不以图7所示数量为限。同时，第二有源区133上的第一开口132的设置位置在第二方向D2上仍然系对位于位线163以及触点173，第二开口134的设置位置在第二方向D2上仍然系对位于位线161以及触点173，以避免位线160与字线(即埋藏式闸极结构140)直接导通。如此，本申请第四优选实施例的半导体存储装置400同样可达到较为优化的元件效能。
本申请的半导体存储装置系在装置周围设置可环绕在第一有源区外侧的第二有源区，并且在该第二有源区上进一步设置多个开口，使得该些开口的设置位置可分别对位于特定的位线及其上设置的触点，藉此，可避免位线与字线直接导通，使得半导体存储装置可达到较为优化的元件效能。同时，第二有源区上还额外设置强化结构，如增厚的侧边或突出部分等，使得该装置周围可具有较为稳定、强化的结构，以保护装置内侧的组件，进而达到较为优化的元件效能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种半导体存储装置，其特征在于包括：
衬底；
有源结构，设置在所述衬底中，所述有源结构包括：
第一有源区，包括多个有源区单元彼此平行并且沿着第一方向延伸；以及
第二有源区，设置在所述第一有源区外侧，所述第二有源区包括沿着第二方向延伸的第一侧边和沿着第三方向延伸的第二侧边，并且所述第一侧边和所述第二侧边直接连接一部分的所述有源区单元，其中所述第二有源区包括多个第一开口，所述第一开口设置在所述第二侧边上；以及
浅沟槽隔离，设置在所述衬底中，围绕所述有源结构；
至少一位线，设置在所述衬底上并与所述有源区单元交错，所述至少一位线延伸于所述第二方向上，所述第二方向垂直于所述第三方向并且不垂直于所述第一方向；
至少一第一触点，设置在所述至少一位线上以电连接所述至少一位线，所述第一开口设置在任意两个所述第一触点之间。
2.根据权利要求1所述的半导体存储装置，其特征在于所述至少一位线包括多条第一位线和多条第二位线，所述第一位线和所述第二位线在所述第三方向上依序交替设置。
3.根据权利要求2所述的半导体存储装置，其特征在于还包括多个第二触点，其中所述第一触点分别设置在所述第一位线的第一端上，所述第二触点分别设置在所述第二位线的第二端上。
4.根据权利要求3所述的半导体存储装置，其特征在于所述第一开口对位于所述第二触点。
5.根据权利要求3所述的半导体存储装置，其特征在于进一步包括：
多个第二开口，设置在另一第二侧边上，其中所述另一第二侧边沿着所述第三方向延伸并相对于所述第二侧边，并且各个所述第二开口设置在任意两个所述第二触点之间。
6.根据权利要求5所述的半导体存储装置，其特征在于所述第二开口对位于所述第一触点。
7.根据权利要求1所述的半导体存储装置，其特征在于所述第二有源区还包括至少一第三侧边，所述至少一第三侧边沿着所述第一方向延伸，并位在所述第一侧边和所述第二侧边之间。
8.根据权利要求7所述的半导体存储装置，其特征在于所述第二有源区的所述第三侧边的宽度等同于所述第二侧边的宽度或所述第一侧边的宽度。
9.根据权利要求7所述的半导体存储装置，其特征在于所述第二有源区的所述至少一第三侧边的宽度大于所述第二侧边的宽度、所述第一侧边的宽度或所述有源区单元的宽度。
10.根据权利要求7所述的半导体存储装置，其特征在于进一步包括：
多个突出部分，设置在所述第二有源区的所述第三侧边上。
11.根据权利要求1所述的半导体存储装置，其特征在于所述第二有源区的所述第一侧边与所述至少一位线相互平行。
12.一种半导体存储装置的形成方法，其特征在于包括：
提供衬底；
在所述衬底中形成有源结构，所述有源结构包括：
第一有源区，包括多个有源区单元彼此平行并且沿着第一方向延伸；以及
第二有源区，设置在所述第一有源区外侧，所述第二有源区包括沿着第二方向延伸的第一侧边和沿着第三方向延伸的第二侧边，并且所述第一侧边和所述第二侧边直接连接一部分的所述有源区单元，其中所述第二有源区包括多个第一开口，所述第一开口设置在所述第二侧边上；以及
在所述衬底中形成浅沟槽隔离，围绕所述有源结构；
在所述衬底上形成至少一位线，所述至少一位线延伸于所述第二方向上并与所述有源区单元交错，所述第二方向垂直于所述第三方向并且不垂直于所述第一方向；以及
在所述至少一位线上形成至少一第一触点，电连接所述位线；所述第一开口设置在任意两个所述第一触点之间。
13.根据权利要求12所述的半导体存储装置的形成方法，其特征在于所述至少一位线包括多条第一位线和多条第二位线，在所述至少一位线上还形成至少一第二触点，其中所述第一位线和所述第二位线在所述第三方向上依序交替设置，所述第一触点分别设置在所述第一位线的第一端上，所述第二触点分别设置在所述第二位线的第二端上。
14.根据权利要求13所述的半导体存储装置的形成方法，其特征在于所述第一开口对位于所述第二触点。
15.根据权利要求12所述的半导体存储装置的形成方法，其特征在于进一步包括：
在所述第一侧边和所述第二侧边之间形成第三侧边，所述第三侧边沿着所述第一方向延伸。
16.根据权利要求15所述的半导体存储装置的形成方法，其特征在于进一步包括：
在所述第三侧边上形成多个突出部分，所述突出部分沿着不同于所述第一方向、所述第二方向以及所述第三方向的第四方向延伸。
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