CN113220267B - 基于布斯编码位扩展的乘法器及实现方法 - Google Patents

Abstract

本发明公开一种基于布斯编码位扩展的乘法器及实现方法，该乘法器包括绝对值计算模块、布斯编码模块、位扩展模块、部分积产生模块和输出模块。该乘法器实现方法的步骤包括：(1)计算输入数字滤波器信号的绝对值；(2)对数字滤波器系数进行布斯编码；(3)对数字滤波器系数进行位扩展；(4)计算无符号位乘法积；(5)确定运算结果的符号位。本发明的乘法器具有硬件资源占用小、可移植性好的优点。本发明方法能够通过布斯编码和位扩展操作，提高运算效率，在不同可编程逻辑器件灵活使用。

Description

基于布斯编码位扩展的乘法器及实现方法

技术领域

本发明属于物理技术领域，更进一步涉及集成电路技术领域中的一种基于布斯编码位扩展的乘法器及实现方法。本发明可用于集成电路中数字滤波器系数的乘法运算。

背景技术

在模数转换芯片中，通常都会涉及到对信号的过滤、检测、转换等，这些都会使用到数字滤波器。一般而言，数字滤波器由乘法器、加法器和延时单元组成。其中乘法器是常系数乘法器，即两个操作数中乘数是固定的，另一个操作数来自数字滤波器的前级信号通路，其为正值或者负值并不确定。传统的硬件乘法器采用移位和加法操作实现乘法运算，其中的乘数和被乘数均采用二进制补码形式表示。乘法器的运算速度、资源消耗直接关系到数字滤波器的性能，进而影响整个芯片的性能。因此，就目前的硬件乘法器设计而言，不仅需要满足乘法运算的基本功能，关键在于减少资源消耗、提高运算速度，并便于移植到可编程逻辑器件。

上海寒武纪信息科技有限公司在其申请的专利文献“乘法器、数据处理方法、芯片及电子设备”(专利申请号201811450565.4，公布号CN 111258539 A)中公开了一种乘法器以及其实现的方法。该乘法器的结构包括编码电路模块和修正累加电路模块，其中编码电路模块又包括布斯编码处理单元和部分积处理单元。编码电路模块用于对接收到的数据进行编码处理得到消除符号位扩展后的部分积，编码电路模块中的布斯编码处理单元用于对接收到的数据进行布斯编码处理得到编码信号，部分积获取单元用于根据编码信号得到原始部分积。修正累加电路模块用于对消除符号位扩展后的部分积进行修正累加处理。该***实现了乘法运算功能，且对部分积进行了修正，但存在的不足之处是，由于实际工程应用中乘法器需要具备在硬件平台的可移植性，在布斯编码之后的数据存在可编程逻辑器件无法处理的数据“-1”，导致乘法器的可移植性差。该专利公开的数据处理方法的步骤是：首先对接收到的数据进行布斯编码处理得到编码信号，随后对编码信号进行处理得到原始部分积，并根据原始部分积的高两位数值进行二进制加法运算处理及判断处理，得到消除符号位扩展后的部分积。之后采用***树组对消除符号位扩展后的部分积进行修正累加处理。该方法能够保证在消除符号位扩展处理的基础上，提高乘法运算结果的准确性，有效降低乘法器的功耗。但是，该方法仍然存在的不足之处是，***树组包括多个子电路，会带来数据处理过程的延时，导致乘法器运算效率低下。

京微雅格(北京)科技有限公司在其申请的专利文献“基于FPGA芯片的乘法器”(专利申请号201310472755.7，授权公告号CN 104572010 B)中公开了一种FPGA芯片的乘法器设计方法。该方法设计的乘法器包括两个部分：部分积产生器和累加器。其中部分积产生器由LUT查找表结构实现，用于对乘数和被乘数中每一位分别进行与操作，获得n项部分积数据，且乘数包括m位数据，被乘数包括n位数据，n项部分积数据中各项均包括m位数据。累加器也由LUT查找表结构实现，并采用最优二叉树方法来构建实现对所述n项部分积数据的累加处理，进而获得求和数据，也就是乘法器运算结果。该方法的优点是利用FPGA芯片中的加法进位链来实现乘法运算功能，而且基于最优二叉树构建的累加器的运用提高了整个FPGA芯片的运行效率，但是，该方法仍然存在的不足之处是，在乘数和被乘数位宽较大的情况下，数据“1”的个数增加，会产生较多数量的部分积，此时仍采用查找表结构进行设计时乘法器占用可编程逻辑器件的硬件资源较多、功耗较大。

发明内容

本发明的目的在于针对上述现有技术存在的不足，提出了一种基于布斯编码位扩展的乘法器及实现方法，用于解决现有技术存在的乘法器可移植性差、运算效率低下、资源占用多的问题。

实现本发明目的的思路是：利用布斯编码减少二进制补码格式的数字滤波器系数中数据“1”的个数，可以减少产生非零部分积的个数，进而减少求和运算的次数和占用的硬件资源数目，有效提高乘法器的运算速度。通过位扩展模块对布斯编码之后数字滤波器系数中可编程逻辑器件无法处理的数据“-1”进行数据位的扩展，使数据“-1”成为可编程逻辑器件可以处理的二进制数据，以此解决布斯编码之后的数字滤波器系数可移植性差的问题。

本发明的乘法器，包括绝对值计算模块、部分积产生模块、输出模块，布斯编码模块和位扩展模块，其中：

所述绝对值计算模块，用于当输入数字滤波器的信号的最左位为0时，将该信号除最左位以外的其他位数据作为输入数字滤波器信号的绝对值；当输入数字滤波器的信号的最左位为1时，将该信号除最左位以外的其他位数据取反后再加1作为输入数字滤波器信号绝对值；

所述布斯编码模块，用于利用X＝2^k+1-2^l公式将输入的二进制补码格式的数字滤波器系数中连续的数据“1”编码为布斯格式，作为布斯编码格式的数字滤波器系数输出，其中，X表示布斯编码格式的数字滤波器系数，k表示布斯编码前数字滤波器系数中连续的数据“1”所在的最大位数，l表示布斯编码前数字滤波器系数中连续的数据“1”所在的最小位数；

所述位扩展模块，用于将布斯编码模块的输出信号中为“1，-1，0”的数据位分别扩展为“01，11，00”的二进制数据组合，作为位扩展后的数字滤波器系数输出；

所述部分积产生模块，用于按照从右到左的顺序，将位扩展模块输出的数字滤波器系数中相邻两位数据分别与绝对值计算模块的输出相乘得到部分积，对产生的所有部分积进行求和，作为无符号位的乘法积输出；

所述输出模块，用于以部分积产生模块的输出作为输入，通过判断该信号的最左位为1、为0，确定运算结果符号位的正负；当输入数字滤波器信号的最左位为0时，在无符号位乘法积的最左位补一个“0”，作为带符号位的运算结果输出；当输入数字滤波器信号的最左位为1时，将无符号位乘法积的每一位数据取反后再加1，并在取反加1后的数据的最左位补一个“0”，作为带符号位的运算结果输出。

本发明乘法器实现方法的具体步骤包括如下：

步骤1，计算输入数字滤波器信号的绝对值：

当输入数字滤波器的信号的最左位为0时，绝对值计算模块将该信号除最左位以外的其他位数据作为输入数字滤波器信号的绝对值；当输入数字滤波器的信号的最左位为1时，绝对值计算模块将该信号除最左位以外的其他位数据取反后再加1作为输入数字滤波器信号绝对值；

步骤2，对数字滤波器系数进行布斯编码：

布斯编码模块利用X＝2^k+1-2^l公式将输入的二进制补码格式的数字滤波器系数中连续的数据“1”编码为布斯格式，作为布斯编码格式的数字滤波器系数输出，其中，X表示布斯编码格式的数字滤波器系数，k表示布斯编码前数字滤波器系数中连续的数据“1”所在的最大位数，l表示布斯编码前数字滤波器系数中连续的数据“1”所在的最小位数；

步骤3，对数字滤波器系数进行位扩展：

位扩展模块将布斯编码模块的输出信号中为“1，-1，0”的数据位分别扩展为“01，11，00”的二进制数据组合，作为位扩展后的数字滤波器系数输出；

步骤4，计算无符号位乘法积：

部分积产生模块按照从右到左的顺序，将位扩展模块输出的数字滤波器系数中相邻两位数据分别与绝对值计算模块的输出相乘得到部分积，对产生的所有部分积进行求和，作为无符号位的乘法积输出；

步骤5，确定运算结果的符号位：

输出模块以部分积产生模块的输出作为输入，通过判断该信号的最左位为1、为0，确定运算结果符号位的正负；当输入数字滤波器信号的最左位为0时，在无符号位乘法积的最左位补一个“0”，作为带符号位的运算结果输出；当输入数字滤波器信号最左位为1时，将无符号位乘法积的每一位数据取反后再加1，并在取反加1后的数据的最左位补一个“1”，作为带符号位的运算结果输出。

本发明与现有技术相比具有如下优点：

第一，由于本发明乘法器中的布斯编码模块可以将输入的二进制补码格式的数字滤波器系数中连续的数据“1”编码为布斯格式，克服了现有技术中乘法器在可编程逻辑器件中占用硬件资源较多的问题，使得本发明具有减少硬件资源占用数目，节省硬件资源的优点。

第二，由于本发明乘法器中的位扩展模块可以将布斯编码模块的输出信号中为“1，-1，0”的数据位分别扩展为“01，11，00”的二进制数据组合，克服了现有技术中乘法器在布斯编码之后的数据中存在可编程逻辑器件无法处理的数据“-1”，导致乘法器可移植性差的问题，使得本发明的乘法器能够适用于各种硬件可编程逻辑器件平台，具有可移植性好，使用场合灵活的优点。

第三，由于本发明乘法器的实现方法中对数字滤波器系数采用布斯编码，对布斯编码之后的数字滤波器系数中的每一位数据扩展为两位二进制数据的组合，克服了现有技术中在乘数和被乘数位宽较大的情况下，数据“1”的个数较多，产生的部分积个数增加，导致存储部分积需要消耗的硬件资源数目增加，以及累加次数增多带来的运算效率低下，同时布斯编码格式的数据中存在可编程逻辑器件无法处理的数据“-1”的问题，使得本发明具有能够节省硬件资源、提高运算效率的优点。

附图说明：

图1为本发明乘法器的示意图；

图2为本发明乘法器实现方法的流程图。

具体实施方式：

下面结合附图对本发明做进一步的描述。

参照附图1，对本发明乘法器的结构做进一步的描述。

本发明的乘法器包括绝对值计算模块、布斯编码模块、位扩展模块、部分积产生模块、输出模块，布斯编码模块的输出端与位扩展模块的输入端相连，部分积产生模块的输入端分别与位扩展模块的输出端和绝对值计算模块的输出端相连，部分积产生模块的输出端与输出模块的输入端相连。

绝对值计算模块，用于当输入数字滤波器的信号的最左位为0时，将该信号除最左位以外的其他位数据作为输入数字滤波器信号的绝对值。当输入数字滤波器的信号的最左位为1时，将该信号除最左位以外的其他位数据取反后再加1作为输入数字滤波器信号绝对值。

布斯编码模块，用于利用X＝2^k+1-2^l公式将输入的二进制补码格式的数字滤波器系数中连续的数据“1”编码为布斯格式，作为布斯编码格式的数字滤波器系数输出，其中，X表示布斯编码格式的数字滤波器系数，k表示布斯编码前数字滤波器系数中连续的数据“1”所在的最大位数，l表示布斯编码前数字滤波器系数中连续的数据“1”所在的最小位数。

位扩展模块，用于将布斯编码模块的输出信号中为“1，-1，0”的数据位分别扩展为“01，11，00”的二进制数据组合，作为位扩展后的数字滤波器系数输出。

部分积产生模块，用于按照从右到左的顺序，将位扩展模块输出的数字滤波器系数中相邻两位数据分别与绝对值计算模块的输出相乘得到部分积，对产生的所有部分积进行求和，作为无符号位的乘法积输出。

输出模块，用于以部分积产生模块的输出作为输入，通过判断该信号的最左位为1、为0，确定运算结果符号位的正负。当输入数字滤波器信号的最左位为0时，在无符号位乘法积的最左位补一个“0”，作为带符号位的运算结果输出。当输入数字滤波器信号的最左位为1时，将无符号位乘法积的每一位数据取反后再加1，并在取反加1后的数据的最左位补一个“1”，作为带符号位的运算结果输出。

参照附图2，对本发明乘法器的实现方法做进一步的描述。

步骤1，计算输入数字滤波器信号的绝对值。

当输入数字滤波器的信号的最左位为0时，绝对值计算模块将该信号除最左位以外的其他位数据作为输入数字滤波器信号的绝对值。当输入数字滤波器的信号的最左位为1时，绝对值计算模块将该信号除最左位以外的其他位数据取反后再加1作为输入数字滤波器信号绝对值。

在本发明的实施例中，所述绝对值计算模块利用p＝a[N-2:0]公式，对输入的数字滤波器信号取绝对值。当a[N-1]为0时，取p的每一位数据绝对值。当a[N-1]为1时，对p每一位数据取反后再加1得到输入的滤波器信号的绝对值，其中，a表示输入的数字滤波器的信号，N表示输入滤波器信号的位宽，p表示输入的数字滤波器信号的绝对值。

步骤2，对数字滤波器系数进行布斯编码。

布斯编码模块利用X＝2^k+1-2^l公式将输入的二进制补码格式的数字滤波器系数中连续的数据“1”编码为布斯格式，作为布斯编码格式的数字滤波器系数输出，其中，X表示布斯编码格式的数字滤波器系数，k表示布斯编码前数字滤波器系数中连续的数据“1”所在的最大位数，l表示布斯编码前数字滤波器系数中连续的数据“1”所在的最小位数。

步骤3，对数字滤波器系数进行位扩展。

位扩展模块将布斯编码模块的输出信号中为“1，-1，0”的数据位分别扩展为“01，11，00”的二进制数据组合，作为位扩展后的数字滤波器系数输出。

步骤4，计算无符号位乘法积。

部分积产生模块按照从右到左的顺序，将位扩展模块输出的数字滤波器系数中相邻两位数据分别与绝对值计算模块的输出相乘得到部分积，对产生的所有部分积进行求和，作为无符号位的乘法积输出。

在本发明的实施例中，所述部分积产生模块按照从右到左的移位顺序，依次将位扩展模块输出的位扩展后的数字滤波器系数中的相邻两位数据，分别与绝对值计模块的输出数据相乘得到部分积。当X'[i+1:i]＝00时，利用T_r＝{(N+M-1)'b0}公式计算部分积，其中，X'表示位扩展后的数字滤波器系数，i表示X'的第i位数据，i为从0到2M-2的偶数，T_r表示第r个部分积，r＝i/2，M表示输入的二进制补码格式的数字滤波器系数的位宽。当X'[i+1:i]＝01时，利用T_r＝{{(M-j)'b0},p,j'b0}公式计算部分积，其中，j为从0到M-1的正整数。当X'[i+1:i]＝11时，利用T_r＝(～{{(M-j)'b0},p,j'b0})+1公式计算部分积。

在得到所有部分积后，利用

公式进行求和得到无符号位的乘法积，其中Y表示无符号位的乘法积。

步骤5，确定运算结果的符号位。

输出模块以部分积产生模块的输出作为输入，通过判断该信号的最左位为1、为0，确定运算结果符号位的正负。当输入数字滤波器信号的最左位为0时，在无符号位乘法积的最左位补一个“0”，作为带符号位的运算结果输出。当输入数字滤波器信号最左位为1时，将无符号位乘法积的每一位数据取反后再加1，并在取反加1后的数据的最左位补一个“1”，作为带符号位的运算结果输出。

在本发明的实施例中，所述输出模块以部分积产生模块的输出作为输入，通过判断该信号的最左位为1、为0，确定运算结果的符号位的正负，并计算带符号位的运算结果。当a[N-1]＝1时,利用Z＝{1'b1,(～T_r+1)}公式将无符号位乘法积的每一位数据取反后再加1，并在取反加1后的数据的最左位补一个“1”，得到为负的带符号位的运算结果。当a[N-1]＝0时，利用Z＝{1'b0,T_r}公式在无符号位乘法积的最左位补一个“0”，得到为正的带符号位的运算结果，其中，Z表示带符号位的运算结果。

Claims (2)

1.一种基于布斯编码位扩展的乘法器，包括绝对值计算模块、部分积产生模块、输出模块，其特征在于：还包括布斯编码模块和位扩展模块，其中：

所述绝对值计算模块，用于当输入数字滤波器的信号的最左位为0时，将该信号除最左位以外的其他位数据作为输入数字滤波器信号的绝对值；当输入数字滤波器的信号的最左位为1时，将该信号除最左位以外的其他位数据取反后再加1作为输入数字滤波器信号绝对值；

所述布斯编码模块，用于利用X＝2^k+1-2^l公式将输入的二进制补码格式的数字滤波器系数中连续的数据“1”编码为布斯格式，作为布斯编码格式的数字滤波器系数输出，其中，X表示布斯编码格式的数字滤波器系数，k表示布斯编码前数字滤波器系数中连续的数据“1”所在的最大位数，l表示布斯编码前数字滤波器系数中连续的数据“1”所在的最小位数；

所述位扩展模块，用于将布斯编码模块的输出信号中为“1，-1，0”的数据位分别扩展为“01，11，00”的二进制数据组合，作为位扩展后的数字滤波器系数输出；

所述部分积产生模块，用于按照从右到左的顺序，将位扩展模块输出的数字滤波器系数中相邻两位数据分别与绝对值计算模块的输出相乘得到部分积，对产生的所有部分积进行求和，作为无符号位的乘法积输出；

所述输出模块，用于以部分积产生模块的输出作为输入，通过判断该信号的最左位为1、为0，确定运算结果符号位的正负；当输入数字滤波器信号的最左位为0时，在无符号位乘法积的最左位补一个“0”，作为带符号位的运算结果输出；当输入数字滤波器信号的最左位为1时，将无符号位乘法积的每一位数据取反后再加1，并在取反加1后的数据的最左位补一个“0”，作为带符号位的运算结果输出。

2.根据权利要求1所述乘法器的一种基于布斯编码位扩展的乘法器实现方法，其特征在于，在数字滤波器系数为正的情况下，对乘法器的乘数采用布斯编码形式，并对编码之后的信号之后的信号进行位扩展处理，该方法的具体步骤包括如下：

步骤1，计算输入数字滤波器信号的绝对值：

当输入数字滤波器的信号的最左位为0时，绝对值计算模块将该信号除最左位以外的其他位数据作为输入数字滤波器信号的绝对值；当输入数字滤波器的信号的最左位为1时，绝对值计算模块将该信号除最左位以外的其他位数据取反后再加1作为输入数字滤波器信号绝对值；

步骤2，对数字滤波器系数进行布斯编码：

布斯编码模块利用X＝2^k+1-2^l公式将输入的二进制补码格式的数字滤波器系数中连续的数据“1”编码为布斯格式，作为布斯编码格式的数字滤波器系数输出，其中，X表示布斯编码格式的数字滤波器系数，k表示布斯编码前数字滤波器系数中连续的数据“1”所在的最大位数，l表示布斯编码前数字滤波器系数中连续的数据“1”所在的最小位数；

步骤3，对数字滤波器系数进行位扩展：

位扩展模块将布斯编码模块的输出信号中为“1，-1，0”的数据位分别扩展为“01，11，00”的二进制数据组合，作为位扩展后的数字滤波器系数输出；

步骤4，计算无符号位乘法积：

部分积产生模块按照从右到左的顺序，将位扩展模块输出的数字滤波器系数中相邻两位数据分别与绝对值计算模块的输出相乘得到部分积，对产生的所有部分积进行求和，作为无符号位的乘法积输出；

步骤5，确定运算结果的符号位：

输出模块以部分积产生模块的输出作为输入，通过判断该信号的最左位为1、为0，确定运算结果符号位的正负；当输入数字滤波器信号的最左位为0时，在无符号位乘法积的最左位补一个“0”，作为带符号位的运算结果输出；当输入数字滤波器信号最左位为1时，将无符号位乘法积的每一位数据取反后再加1，并在取反加1后的数据的最左位补一个“1”，作为带符号位的运算结果输出。

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