CN113220240A - 非易失性存储器芯片 - Google Patents

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Abstract

本发明公开了一种非易失性存储器芯片，其包括定时电路、读写控制电路、存储阵列；存储阵列包括主存储区；主存储区用于存储常规数据；定时电路在非易失性存储器芯片出厂时开始计时，当计时时长达到设定时长，则输出芯片寿命到期信号到读写控制电路；读写控制电路当接收到定时电路发来的芯片寿命到期信号，则将主存储区中的数据读出并保存，然后对主存储区进行擦除操作，再将从主存储区中读出并保存的数据重新写入主存储区。该种非易失性存储器芯片，能有效延长非易失性存储器芯片的数据存储寿命，提高数据安全性，节省芯片成本。

Description

非易失性存储器芯片
技术领域
本发明涉及存储器技术领域，特别涉及一种非易失性存储器芯片。
背景技术
传统半导体非易失性存储器通常由电荷存储器单元和存取金属氧化物半导体场效应晶体管(MOSFET)所组成，电荷储存存储器单元是一个具有一层电荷储存材质的MOSFET，该电荷储存材质是处在控制栅极之下和MOSFET沟道之上。在该电荷储存材质中的电荷量可影响阈值电压，该阈值电压施于该控制栅极以导通该MOSFET存储器单元的沟道。N型半导体存储器单元的阈值电压因储存电子(负电荷)于电荷储存层而偏移至较高电压。然而，P型半导体存储器单元的阈值电压则因储存电子(负电荷)于电荷储存层而偏移至较低电压。如果在该储存层的电荷可被长期保留(对一典型半导体非易失性存储器而言，通常是大于10年)，则该半导体存储器单元即变成非易失性。如果非易失性存储器元件可执行多次擦写/编程操作的周期，该非易失性存储器即为多次编程非易失性存储器(Multiple TimesProgramming Non-Volatile Memory，MTPNVM)。通常对半导体非易失性存储器而言，其擦写/编程周期次数是介于数千至数百万次之间。
非易失存储器保存数据的操作包括擦除操作及编程操作。擦除操作通常包括2个步骤：预编程以及擦除。预编程通过一个较弱的编程操作，将存储器中的待擦除存储单元的状态都编程为较弱编程状态，使这些存储单元的初始状态比较接近。擦除则将待擦除存储单元的状态都改变为擦除状态。编程操作通常包括1个编程步骤，根据需要存储的数据，将对应的存储单元编程为编程状态。
读出数据时，一般在存储单元字线、位线上施加读电压，存储单元的读电流通过位线送入读出电路，读出电路比较存储单元电流和另外产生的参考电流的大小，通过电流大小判断存储单元存储的状态。例如，存储单元电流大于参考电流，存储单元为擦除状态，对应存储数据为1；存储单元电流小于参考电流，存储单元为编程状态，存储数据为0。
存储单元保存数据的程度会受到各种因素的而影响。例如：工作电压、温度、擦写次数、数据保持时间等等。受到这些因素影响，存储单元两种状态的电流和参考电流的差值可能会缩小，读出数据的裕量变小。当存储单元电流和参考电流差值较小，就可能出现读错的风险。
对于非易失性存储器芯片内部的抗老化问题，目前存在的技术有：
1)针对双向互锁存储单元(DICE)的优化设计；
2)4结点的存储单元设计等；
3)针对双向互锁存储单元(DICE)提出的各种新结构有削弱双向互锁存储单元(DICE)遭受的读干扰和半选择干扰等。
发明内容
本发明要解决的技术问题是提供一种非易失性存储器芯片，能有效延长非易失性存储器芯片的数据存储寿命，提高数据安全性，节省芯片成本。
为解决上述技术问题，本发明提供的非易失性存储器芯片，其包括定时电路、读写控制电路、存储阵列；
所述存储阵列包括主存储区；
所述主存储区，用于存储常规数据；
所述定时电路，在非易失性存储器芯片出厂时开始计时，当计时时长达到设定时长，则输出芯片寿命到期信号到读写控制电路；
所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，则将所述主存储区中的数据读出并保存，然后对所述主存储区进行擦除操作，再将所述从主存储区中读出并保存的数据重新写入所述主存储区。
较佳的，所述存储阵列还包括寄存存储区；
所述寄存存储区，为可读可写存储区，用作写入寿命延长标志位的寄存器，寄存存储区中的寿命延长标志位的初始值为“1”；
所述定时电路，在非易失性存储器芯片出厂时开始计时，当计时时长达到设定时长，则输出芯片寿命到期信号到读写控制电路，使允许计时次数自减1(n＝n-1)，允许计时次数(n)初始值为正整数，并将设定时长变小，重新开始计时；如果允许计时次数大于0，则使寿命延长标志位置“1”，如果允许计时次数等于0，则使寿命延长标志位置“0”；
所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，如果从寄存器存储区读到的寿命延长标志位为“1”，则将所述主存储区中的数据读出并保存，然后对所述主存储区进行擦除操作，再将所述从主存储区中读出并保存的数据重新写入所述主存储区；如果从寄存器存储区读到的寿命延长标志位为“0”，则输出报警触发信号到非易失性存储器芯片的一报警引脚；
所述报警引脚，用于外接报警电路；
所述报警电路，当接收到报警触发信号，发出报警信息。
较佳的，初始设定时长为10年；
所述定时电路，每输出一次芯片寿命到期信号，并将设定时长减少半年；
允许计时次数(n)初始值为8、9或10。
较佳的，所述存储阵列还包括刷新存储区；
所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，则将所述主存储区中的数据读出并保存到刷新存储区，然后对所述主存储区进行擦除操作，再将所述从主存储区中读出并保存的数据从刷新存储区读出并写入所述主存储区。
较佳的，所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，则先对所述刷新存储区进行擦除操作，然后将所述主存储区中的数据读出并保存到刷新存储区，再对所述主存储区进行擦除操作，之后将所述从主存储区中读出并保存的数据从刷新存储区读出并写入所述主存储区。
较佳的，所述非易失性存储器为闪存。
本发明的非易失性存储器芯片，非易失性存储器芯片经过设定时间则将则将其主存储区中的数据读出并保存，然后对其主存储区进行擦除操作，再将从主存储区中读出并保存的数据重新写入其主存储区，通过重新对其主存储区进行读写而达到对数据的重新收集，能有效延长非易失性存储器芯片的数据存储寿命，提高数据安全性，节省芯片成本。
附图说明
为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的非易失性存储器芯片一实施例结构示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一
如图1所示，非易失性存储器芯片包括定时电路、读写控制电路、存储阵列；
所述存储阵列包括主存储区；
所述主存储区，用于存储常规数据；
所述定时电路，在非易失性存储器芯片出厂时开始计时，当计时时长达到设定时长，则输出芯片寿命到期信号到读写控制电路；
所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，则将所述主存储区中的数据读出并保存，然后对所述主存储区进行擦除操作，再将所述从主存储区中读出并保存的数据重新写入所述主存储区。
实施例一的非易失性存储器芯片，非易失性存储器芯片经过设定时间则将则将其主存储区中的数据读出并保存，然后对其主存储区进行擦除操作，再将从主存储区中读出并保存的数据重新写入其主存储区，通过重新对其主存储区进行读写而达到对数据的重新收集，能有效延长非易失性存储器芯片的数据存储寿命，提高数据安全性，节省芯片成本。
实施例二
基于实施例一的非易失性存储器芯片，所述存储阵列还包括寄存存储区；
所述寄存存储区，为可读可写存储区，用作写入寿命延长标志位的寄存器，寄存存储区中的寿命延长标志位的初始值为“1”；
所述定时电路，在非易失性存储器芯片出厂时开始计时，当计时时长达到设定时长，则输出芯片寿命到期信号到读写控制电路，使允许计时次数自减1(n＝n-1)，允许计时次数(n)初始值为正整数，并将设定时长变小，重新开始计时；如果允许计时次数大于0，则使寿命延长标志位置“1”，如果允许计时次数等于0，则使寿命延长标志位置“0”；
所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，如果寿命延长标志位为“1”，则将所述主存储区中的数据读出并保存，然后对所述主存储区进行擦除操作，再将所述从主存储区中读出并保存的数据重新写入所述主存储区；如果寿命延长标志位为“0”，则输出报警触发信号到非易失性存储器芯片的报警引脚；
所述报警引脚，用于外接报警电路；
所述报警电路，当接收到报警触发信号，发出报警信息。
较佳的，初始设定时长为10年；
所述定时电路，每输出一次芯片寿命到期信号，并将设定时长减少半年；
允许计时次数(n)初始值为8、9或10。
实施例二的非易失性存储器芯片，可以自动对其主存储区中的已存数据进行多轮的读写从而达到延长存储器芯片寿命的目的；其读写控制电路根据其寄存存储区中的寿命延长标志位的状态，确定是否对其主存储区中的已存数据进行新一轮的读写从而达到延长存储器芯片寿命；如果寄存存储区中的寿命延长标志位的状态为“0”，则不需要再延长存储器芯片寿命(存储器芯片寿命到期)，输出报警触发信号到外接的报警电路，触发报警电路发出报警信息，持续报警直到人为干预。
实施例三
基于实施例一的非易失性存储器芯片，所述存储阵列还包括刷新存储区；
所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，则将所述主存储区中的数据读出并保存到刷新存储区，然后对所述主存储区进行擦除操作，再将所述从主存储区中读出并保存的数据从刷新存储区读出并写入所述主存储区。
较佳的，所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，则先对所述刷新存储区进行擦除操作，然后将所述主存储区中的数据读出并保存到刷新存储区，再对所述主存储区进行擦除操作，之后将所述从主存储区中读出并保存的数据从刷新存储区读出并写入所述主存储区。
较佳的，所述非易失性存储器为闪存。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (6)

1.一种非易失性存储器芯片，其特征在于，其包括定时电路、读写控制电路、存储阵列；
所述存储阵列包括主存储区；
所述主存储区，用于存储常规数据；
所述定时电路，在非易失性存储器芯片出厂时开始计时，当计时时长达到设定时长，则输出芯片寿命到期信号到读写控制电路；
所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，则将所述主存储区中的数据读出并保存，然后对所述主存储区进行擦除操作，再将所述从主存储区中读出并保存的数据重新写入所述主存储区。
2.根据权利要求1所述的非易失性存储器芯片，其特征在于，
所述存储阵列还包括寄存存储区；
所述寄存存储区，为可读可写存储区，用作写入寿命延长标志位的寄存器，寄存存储区中的寿命延长标志位的初始值为“1”；
所述定时电路，在非易失性存储器芯片出厂时开始计时，当计时时长达到设定时长，则输出芯片寿命到期信号到读写控制电路，使允许计时次数自减1，允许计时次数初始值为正整数，并将设定时长变小，重新开始计时；如果允许计时次数大于0，则使寿命延长标志位置“1”，如果允许计时次数等于0，则使寿命延长标志位置“0”；
所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，如果寿命延长标志位为“1”，则将所述主存储区中的数据读出并保存，然后对所述主存储区进行擦除操作，再将所述从主存储区中读出并保存的数据重新写入所述主存储区；如果寿命延长标志位为“0”，则输出报警触发信号到非易失性存储器芯片的一报警引脚；
所述报警引脚，用于外接报警电路；
所述报警电路，当接收到报警触发信号，发出报警信息。
3.根据权利要求1所述的非易失性存储器芯片，其特征在于，
初始设定时长为10年；
所述定时电路，每输出一次芯片寿命到期信号，并将设定时长减少半年；
允许计时次数初始值为8、9或10。
4.根据权利要求1所述的非易失性存储器芯片，其特征在于，
所述存储阵列还包括刷新存储区；
所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，则将所述主存储区中的数据读出并保存到刷新存储区，然后对所述主存储区进行擦除操作，再将所述从主存储区中读出并保存的数据从刷新存储区读出并写入所述主存储区。
5.根据权利要求4所述的非易失性存储器芯片，其特征在于，
所述读写控制电路，当接收到定时电路发来的芯片寿命到期信号，则先对所述刷新存储区进行擦除操作，然后将所述主存储区中的数据读出并保存到刷新存储区，再对所述主存储区进行擦除操作，之后将所述从主存储区中读出并保存的数据从刷新存储区读出并写入所述主存储区。
6.根据权利要求1到5任一项所述的非易失性存储器芯片，其特征在于，所述非易失性存储器为闪存。
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