CN113157334B - Fpga多版本程序加载方法 - Google Patents

Fpga多版本程序加载方法 Download PDF

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Abstract

本发明公开的一种FPGA多版本程序加载方法，提供一种硬件成本低，软件实现简单，容错能力强，可靠性加载效率高的方法。发明通过下述技术方案实现：采用FPGA+MSU+CPLD组成一个FPGA程序加载控制单元，CPLD通过最高位地址划分成2个相同大小的存储空间，按照Flash块空间利用率尽可能高的方式对BIN文件进行组合；MSU模块向CPLD下发程序版本加载指令，注入待加载程序版本配置信息，启动软件复位命令，使Flash从设定的WBSTAR地址起始处进行功能程序版本加载，在每片Flash首个区块的首地址处，存储通过JTAG方式在线烧写FPGA基础版本程序，其它功能版本程序的固化采用在线更新方式实现。

Description

FPGA多版本程序加载方法
技术领域
本发明涉及一种航空机载平台领域，通过利用ICAP3控制实现FPGA多版本程序加载方法。
背景技术
现场可编程门阵列FPGA是通过逻辑组合电路来实现各种功能的器件。由于FPGA内部集成了大量的逻辑资源和可配置的I/O引脚，加上独特的并行处理架构，可以轻松实现同时对多个外部设备的配置和管理，以及内外各种接口数据的传输。由于FPGA程序编写的灵活性和功能的多样性，使得它在一个复杂工程中对各个程序的使用调度、统筹管理上有很大的局限性，这样就必须引入操作***进行统一的管理。FPGA是基于静态随机存取存储器(SRAM)编程的，在***断电时SRAM上存储的FPGA的程序数据会丢失。FPGA在***上电时，需要从外部载入所要运行的程序，此过程被称为程序加载。FPGA芯片有JTAG模式，串行从模式，串行主模式，并行从模式和并行主模式五种加载方式。JTAG模式常用于调试时，将主机综合好的程序加载到FPGA，优先级高于其他几种模式。其他加载模式取决于FPGA上加载模式管脚(M0，M1，M2)的设置。用外部处理器给FPGA加载程序时，可以采用串行从模式、并行从模式，甚至于JTAG模式。由于其易失性，每次上电后都需要重新对FPGA进行加载。多数情况下，FPGA从外部专用的EPROM读入程序。这种方式速度慢，而且只能加载固定的程序。FPGA有多种配置/加载方式。粗略可以分为主动和被动两种。主动加载是指由FPGA控制配置流程，被动加载是指FPGA仅仅被动接收配置数据。最常见的被动配置模式就是JTAG下载bit文件。此模式下，主动发起操作的设备是计算机，数据通路是JTAG，FPGA会被动接收数据，根据需要的操作来进行更新FPGA配置。不管是哪种配置模式，配置数据都是存储在FPGA中的CMOS锁存器中，每次掉电后数据都会丢失，上电之后重新配置。随着FPGA产品的更新换代，XilnxUltraScale系列FPGA芯片的资源相比近年来主流的Kintex、Virtex7系列FPGA芯片有了数倍的提升。使得以前多个FPGA硬件模块实现的几种功能放在一片FPGA上变为了可能。随着FPGA技术的快速发展，FPGA集成的逻辑资源越来越多，随之而来的是FPGA的配置文件越来越大。可以预见，随着技术发展，以后高端FPGA配置文件会更大。配置文件的增大，直接导致FPGA加载时间的大量增加。
使用功能强大的UltraScale系列FPGA芯片作为FPGA硬件板卡的主流配置芯片，将多个FPGA芯片完成的功能放在一片UltraScale系列的FPGA芯片上，从硬件设计角度来说，并不会带来硬件板卡设计的复杂性。但是采用UltraScale系列FPGA芯片实现多个FPGA硬件板卡才可以实现的功能，所需要存储的FPGA程序版本相比单个Kintex、Virtex7系列FPGA芯片要多很多。
随着半导体工艺的进步，FPGA芯片的容量越来越大，对外部配置Flash的容量要求也越来越高；Flash作为FPGA上电的配置芯片，其加载数据的大小影响着FPGA的上电配置时间，大容量的FPGA芯片意味着需要花更多的时间完成加载，传统的串行加载的方式已经满足不了***对加载时间的苛刻要求，BPI(Byte-wide Peripheral Interface)Flash采用并行(8bit、16bit)方式为FPGA提供上电加载数据，大大地缩短了FPGA的加载时间，因此，也越来越多地在工程中被采用。在很多的实际工程中，由于所处的应用环境不同，需要FPGA在不同的环境下实现不同的功能，此时需要FPGA芯片自身能够动态地更新加载Flash中的内容，并完成自身配置数据的重加载，该过程就是FPGA的可重构能力。目前主流的BPI Flash存储量普遍在64MByte～256MByte之间。单个BPI Flash芯片很难满足存储UltraScale系列FPGA芯片多程序版本的需要。例如，原设计中3个FPGA硬件板卡，每个FPGA硬件板卡包含一片FPGA芯片，每个FPGA芯片需要一个BPI Flash芯片，每个FPGA芯片由3个程序版本组成。现在使用一片UltraScale系列的FPGA芯片实现上述3个FPGA芯片的功能，对应的程序版本最多可达27个。目前基于BPI Flash的FPGA存储空间划分方法，都是通过控制BPI Flash的高位地址，将Flash划分为2，4，8等大小相等的2n份。版本的划分必须以满足存储最大的FPGA版本文件为前提条件，单个UltraScale FPGA程序BIN文件大小一般在6MByte～46MByte，假设选用256MByte大小的Flash，单个Flash只能划分成4个存储空间。要存储27个程序版本，就需要7片256MByte大小的Flash。用于存储Xilinx FPGA程序的BPI Flash，通过Impact烧写时，文件格式是MCS或者BIN文件。而MCS或者BIN文件很大，烧写很慢，时间会多达几十分钟。
上述虽然可以通过选用大容量的UltraScale系列FPGA芯片使得硬件板卡由3块减少为1块。但是要在1个硬件板卡上放置7片BPI Flash芯片，一方面会使得硬件板卡成本大幅提高；另一方面会带来硬件板卡PCB布线复杂度大幅提升、难以实现。随着通信***复杂度的提高，FPGA配置文件越来越大，加载时间越来越长，严重影响***的启动时间。
发明内容
本发明的目的是针对现有技术存在的不足之处，提供一种硬件成本低，软件实现简单，容错能力强，可靠性加载效率高，FPGA程序版本存储灵活性高的FPGA多版本程序加载方法，以减少实际应用中对Flash存储空间的浪费，从而降低FPGA硬件板卡成本。
本发明的上述目的可以通过以下措施来达到，一种在线加载FPGA多版本程序的方法，其特征在于：采用MSU模块连接现场可编程逻辑门阵列FPGA和复杂可编程逻辑器件CPLD组成一个FPGA程序加载控制单元，外部存储器选用两片相同大小的BPI Flash芯片作为UltraScale系列FPGA的配置芯片，每片Flash划分一个8MByte大小的空间，存储具备在线更新Flash与内部访问配置接口ICAP3软件引导能力的FPGA基础版本程序；CPLD选择多片Flash及Flash内部区块，通过最高位地址划分成2个相同大小的存储空间，对需要存储的所有FPGA版本程序BIN文件按照大小进行排序，按照Flash块空间利用率尽可能高的方式对BIN文件进行组合；两片Flash芯片通过片选CE进行选择，实现大于4个以上程序版本的连续存储，后一个版本的起始地址以一个新的Flash扇区首地址开始；单个Flash区块内不同程序版本加载采用UltraScale系列FPGA内部访问配置接口ICAP3(Internal configurationaccess port)实现；MSU模块向CPLD下发程序版本加载指令，CPLD加载FPGA基础版本程序；MSU向FPGA注入待加载程序版本配置信息，通过ICAP3控制单元设置热启动地址WBSTAR(Warm boot start address)，然后启动软件复位IPROG(Internal Program_B)命令，使Flash从设定的WBSTAR地址起始处进行功能程序版本加载，在每片Flash首个区块的首地址处，存储通过JTAG方式在线烧写FPGA基础版本程序，其它功能版本程序的固化采用在FPGA基础版本程序在线更新方式实现。
本发明相比现有技术方法的有益效果是：
硬件成本降低。本发明采用MSU模块连接现场可编程逻辑门阵列FPGA和复杂可编程逻辑器件CPLD组成一个FPGA程序加载控制单元，外部存储器选用两片相同大小的BPIFlash芯片作为UltraScale系列FPGA的配置芯片，每片Flash划分一个8MByte大小的空间，存储具备在线更新Flash与内部访问配置接口ICAP3软件引导能力的FPGA基础版本程序。这种选用大容量的UltraScale系列的FPGA芯片作为FPGA模块主要配置芯片，把原有设计中多个FPGA硬件板卡完成的功能放在一个大容量的FPGA硬件板卡中，通过ICAP3软件加载引导方式动态加载FPGA功能版本程序，最大化利用Flash存储空间，有效提高了Flash存储空间的利用率，减少了FPGA多版本程序所需的Flash数量，使得硬件***的成本显著降低。
软件实现简单。本发明采用CPLD选择多片Flash及Flash内部区块，通过最高位地址划分成2个大小的存储空间，对需要存储的所有FPGA版本程序BIN文件按照大小进行排序，按照Flash块空间利用率尽可能高的方式对BIN文件进行组合，FPGA程序版本存储灵活性有效提高；通过MSU在线下发程序版本加载指令，只需要在Flash中划分一个8MByte大小的空间用于存储具备ICAP3软件引导能力的FPGA基础版本程序，就可以接收外部MSU输入的软件程序版本加载指令，引导加载所需要的FPGA软件程序版本。这种借助***内原有的可编程逻辑器件CPLD+MSU单元实现FPGA多版本程序加载的方式，不需要额外增加控制单元，易于软件实现，操作简单。
容错能力强。本发明采用两片Flash芯片，通过片选CE进行选择，实现大于4个以上程序版本的连续存储，后一个版本的起始地址以一个新的Flash扇区首地址开始；单个Flash区块内不同程序版本加载采用UltraScale系列FPGA内部配置访问接口ICAP3实现，实现了通用FPGA多版本配置程序文件的管理，并可根据执行不同的***任务功能加载对应的功能程序版本。经工程实际验证，相比于传统加载FPGA配置文件方法，该技术能显著提高FPGA配置文件加载速度，增强FPGA板卡在***使用中的通用性和灵活性。MSU模块向CPLD下发程序版本加载指令，加载FPGA基础版本程序；向FPGA注入待加载程序版本配置信息，通过ICAP3控制单元设置热启动地址WBSTAR，然后启动软件复位IPROG命令，使Flash从设定的WBSTAR地址起始处进行程序版本加载。通过使用Xilinx官方提供ICAP3接口，把具备ICAP3软件加载引导能力的程序单独作为一个基础版本程序使用，占用的FPGA内部逻辑资源少，时序收敛更容易。同时，由于要实现Flash多版本程序存储，该基础版本程序还要具备实现Flash在线更新的能力。在接收外部MSU下发在线更新指令时，通过在基础版本程序中加入指令检测措施，过滤非法更新指令，有效避免了误操作或者程序在线更新失败导致具备在线更新能力的基础版本程序被破坏的可能，克服了无法再次完成Flash在线更新操作的缺陷。
可靠性加载效率高。本发明通过MSU外部下发待加载版本配置信息方式向ICAP3控制单元写入配置信息，设置热启动地址WBSTAR，然后启动软件复位IPROG命令，使Flash从设定的WBSTAR地址起始处进行程序版本加载。在Flash首个区块的首地址处，通过JTAG边界扫描方式在线烧写具有ICAP3加载引导程序的FPGA基础版本程序，其它版本程序的固化采用在FPGA基础版本程序在线更新方式实现。通过验证，该方法既能能提高FPGA加载效率，又能节省CPU和FPGA的GPIO管脚，降低了***启动时间，可靠性也随之提高，非常适用于现代复杂通信***。
附图说明
下面结合附图和具体实施方式对本方法进一步说明。
图1是本发明FPGA多版本程序加载方法原理示意图；
图2是图1CPLD加载处理流程图；
图3是图1FPGA加载处理流程图；
图4是图1CPLD上报加载结果流程图。
具体实施方式
参阅图1。根据本发明，采用MSU模块连接现场可编程逻辑门阵列FPGA和复杂可编程逻辑器件CPLD组成一个FPGA程序加载控制单元，外部存储器选用两片相同大小的BPIFlash芯片作为UltraScale系列FPGA的配置芯片，每片Flash划分一个8MByte大小的空间，存储具备在线更新Flash与内部访问配置接口ICAP3软件引导能力的FPGA基础版本程序；CPLD选择多片Flash及Flash内部区块，通过最高位地址划分成2个相同大小的存储空间，对需要存储的所有FPGA版本程序BIN文件按照大小进行排序，按照Flash块空间利用率尽可能高的方式对BIN文件进行组合；两片Flash芯片通过片选CE进行选择，实现大于4个以上程序版本的连续存储，后一个版本的起始地址以一个新的Flash扇区首地址开始；单个Flash区块内不同程序版本加载采用UltraScale系列FPGA内部访问配置接口ICAP3(Internalconfiguration access port)实现；MSU模块向CPLD下发程序版本加载指令，CPLD加载FPGA基础版本程序；MSU向FPGA注入待加载程序版本配置信息，通过ICAP3控制单元设置热启动地址WBSTAR(Warm boot start address)，然后启动软件复位IPROG(Internal Program_B)命令，使Flash从设定的WBSTAR地址起始处进行功能程序版本加载，在每片Flash首个区块的首地址处，存储通过JTAG方式在线烧写FPGA基础版本程序，其它功能版本程序的固化采用在FPGA基础版本程序在线更新方式实现。在采用FPGA+MSU+CPLD组成一个FPGA程序加载控制单元中，Flash1中存储FPGA基础版本、功能版本1_1、功能版本1_2…功能版本1_N；Flash2中存储FPGA基础版本、功能版本2_1、功能版本2_2…功能版本2_M。
本实施例中，采用256MByte大小的Flash进行说明(Flash容量不限于256MByte大小)。每片Flash通过最高位地址划分成2个128MByte大小的存储空间(把256MByte大小的Flash划分成2个128MByte是因为下面选用ICAP3控制端口最大可实现128MByte大小的Flash空间访问)。两片Flash芯片通过片选CE进行选择，可实现4个128MByte大小的存储空间。要实现4个以上程序版本的存储，不能按照传统设计中单个128MByte大小的存储空间存储一个程序版本，而应以连续存储的方式进行。由于通过JTAG连接PC机在线烧写Flash的方式，无法对单个Flash区块空间中的局部地址进行访问，只适合烧写以Flash区块首地址开始的软件程序版本。要对Flash区块首地址以外的软件程序版本烧写，必须采用在线更新方式进行。多程序版本连续存储，后一个版本的起始地址必须以一个新的Flash扇区首地址开始，这样做是为了避免前后两个程序版本在同一个Flash扇区内部粘连。一旦出现粘连情况，就会使得程序版本在线更新情况下，执行扇区擦除指令后，前一个程序版本部分内容被擦除，从而导致前一个程序版本完整性被破坏。以Flash在线更新+连续存储的方式解决单个Flash区块中多个程序版本存储的问题。通过MSU模块向ICAP3写入待加载程序版本配置信息，设置热启动地址WBSTAR，然后执行软件复位IPROG启动命令，使Flash从设定的WBSTAR地址起始处进行程序版本加载，单个Flash区块内不同程序版本加载采用UltraScale FPGA内部配置访问接口ICAP3实现。
在每片Flash首个128MByte区块的首地址处，通过JTAG方式在线烧写同时具有ICAP3软件加载引导能力与在线更新Flash程序能力的FPGA基础版本程序，其它版本程序的固化采用在FPGA基础版本程序在线更新的方式实现。
在硬件板卡上电后，默认启动FPGA基础版本程序。通过外部MSU模块向FPGA基础版本程序注入待加载程序版本配置信息，通过ICAP3控制单元设置热启动地址WBSTAR，以软件复位IPROG启动方式，将Flash中对应WBSTAR地址开始的程序版本加载到FPGA内部运行。单个FPGA基础版本程序大小在8MByte之内，通过JTAG在线烧写的方式存储在Flash每片Flash首个128MByte内的0～8MByte空间，占用8MByte，剩余120MByte。对需要存储的所有FPGA版本程序BIN文件按照大小进行排序，按照Flash块空间利用率尽可能高的方式对BIN文件进行组合。这样除FPGA基础版本程序之外，剩下的2个120MByte Flash区块空间和2个128MByte Flash区块空间，按照BIN文件8MByte～46MByte进行估算，还可以存储22～62个FPGA功能程序版本BIN文件。
FPGA包含分别通过加载数据帧Load_packet、加载数据帧响应Load_response连接的数据解析单元和加载回传单元。数据解析单元通过加载数据Load_data顺次连接Swap转换单元和ICAP3控制单元。数据解析单元对收到的加载数据帧Load_packet帧类型进行有效性确认，若数据帧类型无效，则输出加载数据帧错误Load_data_error信号至加载回传单元，上报MSU加载数据帧Load_packet帧类型无效；若数据帧类型有效，则将解析出来的加载数据Load_data输出至Swap转换单元，将转换后的ICAP3控制数据Icap_data输出至ICAP3控制单元。ICAP3控制单元按照Icap_data中的热启动地址load_addr控制Flash区块中对应功能版本程序动态加载。
CPLD包括Cmd解析单元连接的Flash块选择单元和Cmd响应回传单元、功能版本加载回传单元。若Cmd解析单元解析出加载指令Load_cmd无效，则通过Cmd响应回传单元向MSU上报加载指令响应Load_cmd_response指令有误。若Load_cmd有效，则进行当前FPGA内部运行程序是否FPGA基础版本程序的判定，若是FPGA基础版本程序，Cmd解析单元输出要加载的功能版本对应Flash片选Ce_sel以及高位地址High_addr到Flash块选择单元；Flash块选择单元设置Flash片选Flash1_ce或Flash2_ce以及Flash高位地址Flash_high_addr，并通过Cmd响应回传单元向MSU上报加载FPGA基础版本指令响应load_cmd_response成功，置FPGA基础版本加载成功信号Load_base_done有效。Cmd响应回传单元启动功能版本加载结果回传单元工作，监控功能版本是否加载成功，将加载结果通过功能版本加载结果回传单元生成的响应Load_func_version_response上报MSU。若当前FPGA内部运行程序不是FPGA基础版本程序，则先切换至FPGA基础版本程序，再设置对应的Flash高位地址Flash_high_addr。
参阅图2。CPLD在上电后，CPLD加载处理流程在复位完成后进入初始状态，监测来自MSU的数据输入，送至Cmd解析单元。确认加载指令Load_cmd是否有效，若Load_cmd指令无效，则通过Cmd响应回传单元上报MSU加载指令Load_cmd无效，返回初始状态；若Load_cmd指令有效，则进行当前运行的FPGA程序是否存储在待加载功能版本所在Flash区域判定，若当前运行的FPGA程序是存储在待加载功能版本所在Flash区域，再进行当前运行的FPGA程序是否为基础版本程序判定；若当前运行的FPGA程序是基础版本程序，则通过Flash块选择单元设置Flash高位地址High_addr指向功能版本所在Flash区块空间，并通过Cmd响应回传单元上报MSU FPGA基础版本程序加载成功，若当前运行的FPGA程序不是存储在待加载功能版本所在Flash区域，则在设置要待加载功能版本对应的Flash片选CE后，设置Flash高位地址High_addr指向基础版本程序对应的所在Flash区块空间；设置FPGA复位信号PROG_B有效，在FPGA初始化信号INIT有效后，置PROG_B无效。若在设定的超时时间内FPGA启动信号DONE有效，则设置Flash高位地址High_addr指向待加载的FPGA功能版本程序对应的Flash区块空间，通过Cmd响应回传单元上报MSU FPGA基础版本程序加载成功；在设定的超时时间内，FPGA启动信号DONE一直无效，通过Cmd响应回传单元上报MSU FPGA基础版本程序加载失败；当前运行的FPGA程序是存储在待加载功能版本所在Flash区域，但是当前运行的FPGA程序不是基础版本程序，设置Flash高位地址High_addr指向基础版本程序对应的所在Flash区块空间，设置FPGA复位信号PROG_B有效，在FPGA初始化信号INIT有效后，置PROG_B无效；若在设定的超时时间内FPGA启动信号DONE有效，则设置Flash高位地址High_addr指向待加载的FPGA功能版本程序对应的Flash区块空间，通过Cmd响应回传单元上报MSU FPGA基础版本程序加载成功；若在设定的超时时间内，FPGA启动信号DONE一直无效，通过Cmd响应回传单元上报MSU FPGA基础版本程序加载失败；MSU在收到Cmd响应回传单元回传的加载指令Load_cmd_response成功，向FPGA发送加载数据帧Load_packet。
参阅图3。FPGA在上电后，FPGA加载处理流程在复位完成后进入初始状态，监测来自MSU的数据输入，送至数据解析单元，对接收到加载数据帧Load_packet进行帧类型判定。若Load_packet帧类型无效，则通过加载回传单元上报MSU加载数据帧Load_packet帧类型错误；若Load_packet帧类型有效，则数据解析单元将解析出来的加载数据Load_data输出至Swap转换单元。Swap转换单元对加载数据Load_data字段按照ICAP3接口要求的数据格式进行字节位序转换，直到所有加载数据Load_data字段数据转换完毕，将转换后的数据Icap_data输出至ICAP3控制单元执行ICAP指令。在执行IPROG_B软复位指令后，FPGA内部的程序被清除，将Flash中对应的功能程序版本加载至FPGA内部运行。
参与图4。CPLD在上电后，CPLD上报加载结果流程在复位完成后进入初始状态，监测来自Cmd响应回传单元输出的基础版本加载成功Load_base_done信号是否有效，是则转到检测FPGA启动信号DONE的上升沿是否产生，若在设定的超时时间内FPGA启动信号DONE上升沿产生，则通过功能版本加载结果回传单元上报MSU功能版本加载成功；若Load_base_done信号无效，则返回初始状态；若在设定的超时时间内，FPGA启动信号DONE上升沿一直未产生，则通过功能版本加载结果回传单元上报MSU FPGA功能版本程序加载失败。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和原则下，所作的任何修改、等同替换、改进等，均包含在本发明的保护范围之内。

Claims (9)

1. 一种在线加载FPGA多版本程序的方法，其特征在于：采用MSU模块连接现场可编程逻辑门阵列FPGA和复杂可编程逻辑器件CPLD组成一个FPGA程序加载控制单元，外部存储器选用两片相同大小的BPI Flash芯片作为UltraScale系列FPGA的配置芯片，每片Flash划分一个8MByte大小的空间，存储具备在线更新Flash与内部访问配置接口ICAP3软件引导能力的FPGA基础版本程序；CPLD选择多片Flash及Flash内部区块，通过最高位地址划分成2个相同大小的存储空间，对需要存储的所有FPGA版本程序BIN文件按照大小进行排序，按照Flash块空间利用率高的方式对BIN文件进行组合；两片Flash芯片通过片选CE进行选择，实现大于4个以上程序版本的连续存储，后一个版本的起始地址以一个新的Flash扇区首地址开始；单个Flash区块内不同程序版本加载采用UltraScale系列FPGA内部访问配置接口ICAP3（Internal configuration access port）实现；MSU模块向CPLD下发程序版本加载指令，CPLD加载FPGA基础版本程序；MSU向FPGA注入待加载程序版本配置信息，通过ICAP3控制单元设置热启动地址WBSTAR（Warm boot start address），然后启动软件复位IPROG（Internal Program_B）命令，使Flash从设定的WBSTAR地址起始处进行功能程序版本加载，在每片Flash首个区块的首地址处，存储通过JTAG方式在线烧写FPGA基础版本程序，其它功能版本程序的固化采用在FPGA基础版本程序在线更新的方式上实现；CPLD在上电后，CPLD加载处理流程在复位完成后进入初始状态，监测来自MSU的数据输入，送至Cmd解析单元；确认加载指令Load_cmd是否有效，若Load_cmd指令无效，则通过Cmd响应回传单元上报MSU加载指令Load_cmd无效，返回初始状态；若Load_cmd指令有效，则进行当前运行的FPGA程序是否存储在待加载功能版本所在Flash区域判定，若当前运行的FPGA程序是存储在待加载功能版本所在Flash区域，再进行当前运行的FPGA程序是否为基础版本程序判定；若当前运行的FPGA程序是基础版本程序，则通过Flash块选择单元设置Flash高位地址High_addr指向功能版本所在Flash区块空间，并通过Cmd响应回传单元上报MSU FPGA基础版本程序加载成功，若当前运行的FPGA程序不是存储在待加载功能版本所在Flash区域，则在设置要待加载功能版本对应的Flash片选CE后，设置Flash高位地址High_addr指向基础版本程序对应的所在Flash区块空间；设置FPGA复位信号PROG_B有效，在FPGA初始化信号INIT有效后，置PROG_B无效；若在设定的超时时间内FPGA启动信号DONE有效，则设置Flash高位地址High_addr指向待加载的FPGA功能版本程序对应的Flash区块空间，通过Cmd响应回传单元上报MSU FPGA基础版本程序加载成功；在设定的超时时间内，FPGA启动信号DONE一直无效，通过Cmd响应回传单元上报MSU FPGA基础版本程序加载失败；当前运行的FPGA程序是存储在待加载功能版本所在Flash区域，但是当前运行的FPGA程序不是基础版本程序，MSU在收到Cmd响应回传单元回传的加载指令Load_cmd_response成功，向FPGA发送加载数据帧Load_packet。
2.如权利要求1所述的在线加载FPGA多版本程序的方法，其特征在于：在采用FPGA+MSU+CPLD组成一个FPGA程序加载控制单元中，Flash1中存储FPGA基础版本、功能版本1_1、功能版本1_2…功能版本1_N；Flash2中存储FPGA基础版本、功能版本2_1、功能版本2_2…功能版本2_M；每片Flash通过最高位地址划分成2个128MByte大小的存储空间，两片Flash芯片通过片选CE进行选择，实现4个128MByte大小的存储空间。
3.如权利要求1所述的在线加载FPGA多版本程序的方法，其特征在于：在多程序版本连续存储中，后一个版本的起始地址以一个新的Flash扇区首地址开始，通过MSU模块向ICAP3写入待加载程序版本配置信息，设置热启动地址WBSTAR，然后执行软件复位IPROG启动命令，使Flash从设定的WBSTAR地址起始处进行程序版本加载，单个Flash区块内不同程序版本加载采用UltraScale FPGA内部配置访问接口ICAP3实现。
4.如权利要求1所述的在线加载FPGA多版本程序的方法，其特征在于：在硬件板卡上电后，默认启动FPGA基础版本程序，然后通过外部MSU模块向FPGA基础版本程序注入待加载程序版本配置信息，通过ICAP3控制单元设置热启动地址WBSTAR，以软件复位IPROG启动方式，将Flash中对应WBSTAR地址开始的程序版本加载到FPGA内部运行。
5.如权利要求1所述的在线加载FPGA多版本程序的方法，其特征在于：单个FPGA基础版本程序大小在8MByte之内，通过JTAG在线烧写的方式存储在Flash每片Flash首个128MByte内的0~8MByte空间，占用8MByte，剩下的2个120MByte Flash区块空间和2个128MByteFlash区块空间，按照BIN文件8MByte~46MByte进行估算。
6.如权利要求1所述的在线加载FPGA多版本程序的方法，其特征在于：FPGA包含分别通过加载数据帧Load_packet、加载数据帧响应Load_response连接的数据解析单元和加载回传单元，数据解析单元通过加载数据Load_data顺次连接Swap转换单元和ICAP3控制单元，数据解析单元对收到的加载数据帧Load_packet帧类型进行有效性确认，若数据帧类型无效，则输出加载数据帧错误Load_data_error信号至加载回传单元，上报MSU加载数据帧Load_packet帧类型无效；若数据帧类型有效，则将解析出来的加载数据Load_data输出至Swap转换单元，将转换后的ICAP3控制数据Icap_data输出至ICAP3控制单元，CAP3控制单元按照Icap_data中的热启动地址load_addr控制Flash区块中对应功能版本程序动态加载。
7.如权利要求1所述的在线加载FPGA多版本程序的方法，其特征在于：CPLD包括Cmd解析单元连接的Flash块选择单元和Cmd响应回传单元、功能版本加载回传单元，Cmd解析单元解析出加载指令Load_cmd无效，则通过Cmd响应回传单元向MSU上报加载指令响应Load_cmd_response指令有误；若Load_cmd有效，则进行当前FPGA内部运行程序是否FPGA基础版本程序的判定，若是FPGA基础版本程序，Cmd解析单元输出要加载的功能版本对应Flash片选Ce_sel以及高位地址High_addr到Flash块选择单元；Flash块选择单元设置Flash片选Flash1_ce或Flash2_ce以及Flash高位地址Flash_high_addr，并通过Cmd响应回传单元向MSU上报加载FPGA基础版本指令响应load_cmd_response成功，置FPGA基础版本加载成功信号Load_base_done有效，Cmd响应回传单元启动功能版本加载结果回传单元工作，监控功能版本是否加载成功，将加载结果通过功能版本加载结果回传单元生成的响应Load_func_version_response上报MSU；若当前FPGA内部运行程序不是FPGA基础版本程序，则先切换至FPGA基础版本程序，再设置对应的Flash高位地址Flash_high_addr。
8.如权利要求1所述的在线加载FPGA多版本程序的方法，其特征在于：FPGA在上电后，FPGA加载处理流程在复位完成后进入初始状态，监测来自MSU的数据输入，送至数据解析单元，对接收到加载数据帧Load_packet进行帧类型判定；若Load_packet帧类型无效，则通过加载回传单元上报MSU加载数据帧Load_packet帧类型错误；若Load_packet帧类型有效，则数据解析单元将解析出来的加载数据Load_data输出至Swap转换单元；Swap转换单元对加载数据Load_data字段按照ICAP3接口要求的数据格式进行字节位序转换，直到所有加载数据Load_data字段数据转换完毕，将转换后的数据Icap_data输出至ICAP3控制单元执行ICAP指令；在执行IPROG_B软复位指令后，FPGA内部的程序被清除，将Flash中对应的功能程序版本加载至FPGA内部运行。
9.如权利要求1所述的在线加载FPGA多版本程序的方法，其特征在于：PLD在上电后，CPLD上报加载结果流程在复位完成后进入初始状态，监测来自Cmd响应回传单元输出的基础版本加载成功Load_base_done信号是否有效，是则转到检测FPGA启动信号DONE的上升沿是否产生，若在设定的超时时间内FPGA启动信号DONE上升沿产生，则通过功能版本加载结果回传单元上报MSU功能版本加载成功；若Load_base_done信号无效，则返回初始状态；若在设定的超时时间内，FPGA启动信号DONE上升沿一直未产生，则通过功能版本加载结果回传单元上报MSU FPGA功能版本程序加载失败。
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