CN113138652A - 芯片及基于神经网络的电流调整方法 - Google Patents

芯片及基于神经网络的电流调整方法 Download PDF

Info

Publication number
CN113138652A
CN113138652A CN202010052331.5A CN202010052331A CN113138652A CN 113138652 A CN113138652 A CN 113138652A CN 202010052331 A CN202010052331 A CN 202010052331A CN 113138652 A CN113138652 A CN 113138652A
Authority
CN
China
Prior art keywords
current
circuit
neural network
processor core
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010052331.5A
Other languages
English (en)
Inventor
林国肇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to CN202010052331.5A priority Critical patent/CN113138652A/zh
Publication of CN113138652A publication Critical patent/CN113138652A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
    • G06F1/305—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations in the event of power-supply fluctuations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Computing Systems (AREA)
  • Computational Linguistics (AREA)
  • Biomedical Technology (AREA)
  • Evolutionary Computation (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Biophysics (AREA)
  • Artificial Intelligence (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Health & Medical Sciences (AREA)
  • Power Sources (AREA)

Abstract

本发明涉及芯片及基于神经网络的电流调整方法。一种芯片，其包括：指令储存单元、处理器核心、输入电路、神经网络电路、多个耗能电路以及开关电路。于芯片操作时，处理器核心在电流供电下依据多个指令进行运算。同时，神经网络电路依据输入电路所产生之表示时变的电流的数据流预测即将发生的电流的变化并输出相应的控制信号。开关电路在控制信号的控制下选择性将频率提供给至少一耗能电路，以使接收到频率的耗能电路在电流供电下依据频率进行运算。因此，芯片能预测是否将有高耗电需求，并适时地预先启动虚耗电流机制，由此在不影响处理器核心的运算效能的前提下避免电压过度下降。

Description

芯片及基于神经网络的电流调整方法
技术领域
本发明是关于一种芯片及基于神经网络的电流调整方法，特别是适用于具有处理器核心之芯片。
背景技术
***单芯片(System on a chip，SOC)为整合多个功能组件之芯片，例如整合中央处理器、存储器、逻辑组件、及模拟组件之芯片。
***单芯片操作时，由外部供给电源供电给***单芯片，再由***单芯片供电给其内部组件。在电子回路中，当金属导体的电流量有时变上的变化时，金属导体本身会产生反向电动势(即电压)来抵抗电流的改变；此效应造成供电电压会有瞬间下降的可能。而电压瞬间下降则有可能造成电路异常。举例来说，外部电源经由外部电路走线、芯片针脚、接合线(Bonding Wire)与电源焊垫(VDD Pad)等金属导体所形成的供电路径来供电给***单芯片内部的数字信号处理器(Digital signal processor，DSP)。此些金属导体都会有前述的感应电动势效应。因此，当DSP因瞬间增加运算量，其会在瞬间抽取大量电流，而此瞬间的电流差所造成的压降有可能使DSP异常。尤其是，在DSP从低运算量瞬间转高运算量时此现象会特别明显。
发明内容
在一实施例中，一种芯片，其包括：一指令储存单元、一处理器核心、一输入电路、一神经网络电路、多个耗能电路、以及一开关电路。指令储存单元用以储存多个指令。处理器核心耦接指令储存单元，并用以在一电流供电下进行运算。于此，处理器核心包括：一控制电路以及一运算电路。控制电路耦接指令储存单元，并用以依序读取多个指令。运算电路耦接控制电路，并用以依据控制电路所读取的指令进行运算。输入电路用以产生表示时变的电流的一数据流。其中，数据流包括多个数据，此些数据分别对应多个指令，且各数据表示处理器核心依据对应的指令进行运算时所消耗的电流。神经网络电路耦接输入电路，且神经网络电路包括多个函数及多个参数。于此，神经网络电路用以依据数据流、函数及参数预测即将发生的电流的变化并输出相应的控制信号。开关电路耦接神经网络电路与耗能电路。开关电路用以在控制信号的控制下选择性将一频率提供给至少一耗能电路，以使接收到频率的耗能电路在电流供电下依据频率进行运算。
在一实施例中，一种基于神经网络的电流调整方法，其包括：以一电流供应一处理器核心操作所需的电力；由处理器核心依序读取多个指令并依据控制电路所读取的指令进行运算；产生表示时变的电流的一数据流；由一神经网络电路依据数据流预测即将发生的电流的变化；以及根据预测到的即将发生的电流的变化选择性致能多个耗能电路中之至少一者。其中，数据流包括多个数据，多个数据分别对应多个指令，且各数据表示处理器核心依据对应的指令进行运算时所消耗的电流。于此，致能后的耗能电路是以电流供应操作所需的电力。
综上所述，任一实施例之芯片及基于神经网络的电流调整方法，其能利用神经网络电路根据处理器核心的繁忙程度预测将有高耗电需求，进而启动虚耗电流机制，由此在不影响处理器核心的运算效能的前提下避免电压过度下降。在一些实施例中，于预测到将有高耗电需求时，采取分阶段致能耗能电路来逐步上升芯片所接收的外部电流，以防止瞬间电流差过大，进而预防电压骤降。
附图说明
图1为一实施例之芯片的概要示意图。
图2为图1之处理器核心与预测电流差单元之一示范例的示意图。
具体实施方式
参照图1，在一些实施例中，芯片10包括一处理器核心110、一指令储存单元122、一预测电流差单元130、以及一虚耗电流单元140。
处理器核心110耦接指令储存单元122和预测电流差单元130。预测电流差单元130耦接在处理器核心110与虚耗电流单元140之间。
其中，处理器核心110包括一控制电路112以及一运算电路114。控制电路112经由处理器核心110的指令焊垫(Pad)116耦接处理器核心110外部的指令储存单元122以及预测电流差单元130。此外，控制电路112还耦接处理器核心110内部的运算电路114。
预测电流差单元130包括一输入电路132以及一神经网络电路134。输入电路132耦接在处理器核心110与神经网络电路134之间，且神经网络电路134耦接在输入电路132与虚耗电流单元140之间。神经网络电路134包括多个函数及多个参数。
虚耗电流单元140包括一开关电路142以及多个耗能电路144。开关电路142的控制端耦接神经网络电路134。开关电路142的输入端耦接频率。开关电路142的多个输出端分别耦接耗能电路144。在一些实施例中，各耗能电路144可为由一个或多个逻辑闸所构成之逻辑电路。
指令储存单元122储存有多个指令，例如：储存指令(Store)、加载指令(Load)、无操作指令(No Operation，NOP)、加指令(ADD)、减指令、乘指令、除指令、乘加指令(MultiplyAccumulate 32，MAC 32)、及浮加指令(float ADD)等。
芯片10操作时，由外部供给电流给芯片10，以供给芯片10内部组件运行所需之电力，如图1所示。在图1中，电力线以粗线示意。应能明了的，图1中虽以芯片10接收到的来自外部的电流直接提供给内部组件为示意，但此供电方式非本发明之限制；依实际需求，芯片10所接收到的电流亦可经由调压电路来提供给内部组件。
于此，处理器核心110在电流供电下进行运算，即执行程序。参照图1及图2，在处理器核心110执行程序期间，控制电路112依序从指令储存单元122读取多个指令并且控制运算电路114，以使运算电路114依据控制电路112所读取的指令进行运算。
于处理器核心110执行程序的同时，输入电路132产生表示时变的电流的数据流DS，以供神经网络电路134基于此数据流DS执行预测模式。于此，输入神经网络电路134的数据流DS包括多个数据，此些数据分别对应多个指令，且各数据表示处理器核心110依据对应的指令进行运算时所消耗的电流。换言之，输入神经网络电路134的数据流DS中的各数据相当于处理器核心110为执行对应指令时所消耗的电流。并且，处理器核心110为执行指令当下所消耗的电流因应指令的复杂度及密集度(即相当于处理器核心110的运算量)而随时间变化，因此输入神经网络电路134的数据流DS则指示出处理器核心110所消耗的电流的变化。举例来说，输入神经网络电路134的数据流DS中的每一数据可为相对于最大消耗电流的指令执行时处理器核心110所消耗的电流，对应指令执行时处理器核心110的消耗电流的正规化百分比。换言之，最大消耗电流的指令执行时处理器核心110的消耗电流的正规化百分比为100％。在一范例中，假设“MAC64”执行时处理器核心110的消耗电流10μW为最大，因此MAC64对应的正规化百分比为100％。“ADD”执行时处理器核心110的消耗电流5μW。相对于“MAC64”执行时处理器核心110的消耗电流，“ADD”对应的正规化百分比则为50％。
在神经网络电路134的预测模式下，神经网络电路134依据输入的数据流DS、其函数及其参数预测即将发生的电流的变化并输出相应即将发生的电流的变化的控制信号Sc至开关电路142的控制端。于此，开关电路142依据控制信号Sc选择性致能至少一耗能电路144，即在控制信号Sc的控制下选择性将频率提供给至少一耗能电路144，以使接收到的频率的耗能电路144在外部电流供电下依据接收到的频率进行运算。
在一实施例中，输入电路132可包括一查表电路。此查表电路耦接在处理器核心110与神经网络电路134之间。于控制电路112从指令储存单元122读取指令的同时，查表电路会撷取控制电路112所读取的各指令并以撷取到的各指令查表转换成对应的数据。换言之，芯片10可还包括一表格储存单元124，且输入电路132耦接表格储存单元124。表格储存单元124储存有一对照表(如下表一所示)。此对照表记录各种指令与处理器核心110执行对应指令所消耗的电流量(即各指令对应的数据)。其中，电流量可以消耗电流的正规化百分比表示。在一些实施例中，可通过计算机仿真来得到各种指令的电流量，进而预先生成指令与电流量的对照表。
表一
指令 电流量
MAC64 100％
MAC32 90％
ADD 50％
LOAD 30％
STORE 30％
NOP 10％
… …
… …
… …
于处理器核心110执行程序之前，查表电路从指令储存单元122读出对照表并加载其中。随后，于查表电路于撷取到指令时，查表电路即可依据撷取到的指令的类型配合对照表将指令转换成对应的处理器核心110消耗的电流量(即数据)并将转换后的电流量馈入神经网络电路134。
举例来说，以图2所示之指令串CS(即前述之程序之实现)为例。其中，运算电路114可包括多个指令处理单元，例如：加载处理单元114a、储存处理单元114b、加处理单元114c、乘加处理单元114d、以及浮加处理单元114e等。各指令处理单元经由内部总线耦接控制电路112。加载处理单元114a用以依据加载指令LOAD加载数据。储存处理单元114b用以依据储存指令STORE将储存数据储存至数据储存单元(图未示)。加处理单元114c用以依据加指令ADD进行数据的加法运算。乘加处理单元114d用以依据乘加指令MAC32进行数据的乘加法运算。浮加处理单元114e用以依据浮加指令进行数据的浮加法运算。
于处理器核心110执行程序的期间，控制电路112从指令储存单元122中读取指令串CS中的第一个指令(即乘加指令MAC32)，并控制乘加处理单元114d依据乘加指令MAC32对输入数据进行乘加运算。此时，查表电路(即输入电路132)撷取乘加指令MAC32并以乘加指令MAC32查询表1所示之对照表以得到对应的数据(即“90％”)并馈入至神经网络电路134。接着，控制电路112再从指令储存单元122中读取指令串CS中的第二个指令(即加指令ADD)，并控制加处理单元114c依据加指令ADD对输入数据进行加运算。此时，查表电路撷取乘加指令MAC32并以加指令ADD查询表1所示之对照表以得到对应的数据(即“50％”)并馈入至神经网络电路134。依此类推，直至完成指令串CS中的最后一个指令(即储存指令STORE)。
换言之，于处理器核心110执行指令串CS的同时，输入电路132亦依序撷取指令串CS中的每个指令并转换为对应的数据，以致输入电路132馈入对应指令串CS的数据流DS至神经网络电路134。
在一些实施例中，神经网络电路134的函数可以长短期记忆(Long Short-TermMemory，LSTM)算法实现。于此，神经网络电路134的输入时阶(time step)为第一数量的数据。其中，第一数量可为正整数，例如：50、100、200、300或更多等。换句话说，预测电流差单元130可以基于处理器核心110已执行或正在执行的第一数量的指令来预测在即将来临的一既定时间内电流的变化，即处理器核心110将依序接续执行第二数量的指令时所消耗的电流的变化。其中，第二数量可为正整数，例如：1、2、3、4、5……、10或更多等。举例来说，预测电流差单元130可基于处理器核心110已执行或正在执行的100个指令预测处理器核心110将接续执行的5个指令(即第101～105个指令)时所消耗的电流的变化。
在一些实施例中，当神经网络电路134预测到的即将发生的电流的变化为在即将来临的既定时间内电流的增加量大于既定阈值(即表示将有高瞬间电流差)时，神经网络电路134输出指示导通频率CK的控制信号Sc给开关电路142，以致开关电路142在控制信号Sc的控制下分阶段提供频率CK给耗能电路144。换言之，控制信号Sc为时变的。
在一示范例中，控制信号Sc可为0～N阶。N为正整数且等于耗能电路144的总数。开关电路142包括多个开关，且此些开关分别对应耗能电路144。于此，开关的数量相等于耗能电路144的数量。各开关耦接在频率CK与对应的耗能电路144之间，并且受控于控制信号Sc，即开关的控制端耦接神经网络电路134的输出。当神经网络电路134预测到即将发生的电流的变化为在即将来临的既定时间内电流的增加量不大于既定阈值(即表示即将执行的指令的运算程序不会造成高瞬间电流差)时，神经网络电路134输出为“0阶”的控制信号Sc；此时，开关电路142中的开关在控制信号Sc的控制下呈现全关状态，因而断开频率CK与全部耗能电路144。当神经网络电路134预测到的即将发生的电流的变化为在即将来临的既定时间内电流的增加量大于既定阈值(即表示将有高瞬间电流差)时，神经网络电路134输出的控制信号Sc逐渐由“1阶”变化至“N阶”；此时，开关电路142中的开关在控制信号Sc的控制下逐渐切换为导通状态，因而逐渐将频率CK提供给耗能电路144。换言之，当控制信号Sc为“1阶”时，开关电路142将频率CK提供给1个耗能电路144，并断开其余耗能电路144。当控制信号Sc为“2阶”时，开关电路142将频率CK提供给2个耗能电路144，并断开其余耗能电路144。当控制信号Sc为“3阶”时，开关电路142将频率CK提供给3个耗能电路144，并断开其余耗能电路144。依此类推，直到控制信号Sc为“N阶”时，开关电路142的开关则为全开状态，以将频率CK提供给全部的耗能电路144。在一些实施例中，于神经网络电路134输出的控制信号Sc逐渐由“1阶”变化至“N阶”的期间，神经网络电路134若预测到即将发生的电流的变化为在即将来临的既定时间内电流的增加量不大于既定阈值，则神经网络电路134则改为输出“0阶”的控制信号Sc。
在此实施例中，芯片10可还包括一电源针脚(Pin)150以及一供电线路152。供电线路152耦接在电源针脚150与处理器核心110的电源焊垫117之间。于芯片10操作时，电源针脚150接收来自芯片10外部的电流，并经由供电线路152流至处理器核心110。在一些实施例中，供电线路152可为一接合线(Bonding Wire)。
在一些实施例中，芯片10可还包括另一供电线路154。供电线路154耦接在电源针脚150与预测电流差单元130之间以及在电源针脚150与虚耗电流单元140之间。于芯片10操作时，电源针脚150接收来自芯片10外部的电流，并且经由供电线路154流至虚耗电流单元140。并且，于神经网络电路134预测到将有高瞬间电流差的期间，随着耗能电路144的致能(即接收到频率CK并依据频率CK进行运算)，被致能的耗能电路144亦经由供电线路154由电源针脚150接收到的电流进行供电，以使芯片10接收的外部电流随着耗能电路144的阶段性致能而在高运算量的指令执行前先开始逐步上升。
在一些实施例中，芯片10可还包括一权重选择电路160以及一权重储存单元126。权重选择电路160耦接权重储存单元126与神经网络电路134。权重选择电路160储存有多个权重组合。其中，各权重组合对应处理器核心110的一操作信息。在一示范例中，假设神经网络电路134的函数是以长短期记忆(Long Short-Term Memory，LSTM)算法实现，此些权重组合则是神经网络电路134采用不同输入时阶(time step)进行训练而得之参数。换句话说，在神经网络电路134的训练模式下，神经网络电路134根据一输入时阶的数据流DS、函数与此数据流DS对应的控制信号Sc进行训练以调整神经网络电路134的各神经元对输入的权重(Weight)(即参数)。在以每一种输入时阶的数据流DS及其控制信号Sc的进行训练后，神经网络电路134所具有的权重及其分布状态会记录为一权重组合，并且此权重组合会被储存在权重储存单元126中。
于处理器核心110执行程序之前，权重选择电路160会根据处理器核心110当前的操作信息从权重储存单元126中所储存的多个权重组合选择对应当前操作信息的一权重组合并以选择的权重组合设定神经网络电路134的参数，即设定各神经元的权重，以致使神经网络电路134基于选择的权重组合执行预测模式。在一些实施例中，操作信息可为处理器核心110待运算输入数据的规格信息(如，比特率(Bit rate)及/或位宽度(bit width)等)、及/或处理器核心110的应用领域等。
在一些实施例中，指令储存单元122、表格储存单元124、数据储存单元、及权重储存单元126可由一个或多个存储器120实现。
在一些实施例中，预测电流差单元130与/或虚耗电流单元140可由另一处理器核心实现。在一些实施例中，预测电流差单元130与/或虚耗电流单元140亦可为直接形成在芯片的载体上的功能电路。
综上所述，任一实施例之芯片及基于神经网络的电流调整方法，其能利用神经网络电路134根据处理器核心110的繁忙程度预测将有高耗电需求，进而启动虚耗电流机制，由此在不影响处理器核心110的运算效能的前提下避免电压过度下降。在一些实施例中，于预测到将有高耗电需求时，采取分阶段致能耗能电路144来逐步上升芯片10所接收的外部电流，以防止瞬间电流差过大，进而预防电压骤降。
【符号说明】
10:芯片
110:处理器核心
112:控制电路
114:运算电路
114a:加载处理单元
114b:储存处理单元
114c:加处理单元
114d:乘加处理单元
114e:浮加处理单元
116:指令焊垫
117:电源焊垫
120:存储器
122:指令储存单元
124:表格储存单元
126:权重储存单元
130:预测电流差单元
132:输入电路
134:神经网络电路
140:虚耗电流单元
142:开关电路
144:耗能电路
150:电源针脚
152:供电线路
154:供电线路
CK:频率
DS:数据流
CS:指令串
Sc:控制信号
STORE:储存指令
LOAD:加载指令
ADD:加指令
NOP:无操作指令
MAC32:乘加指令。

Claims (10)

1.一种芯片，包括：
一指令储存单元，用以储存多个指令；
一处理器核心，耦接该指令储存单元，用以在一电流供电下进行运算，该处理器核心包括：
一控制电路，耦接该指令储存单元，用以依序读取该多个指令；以及
一运算电路，耦接该控制电路，用以依据该控制电路所读取的该多个指令进行运算；
一输入电路，用以产生表示时变的该电流的一数据流，其中该数据流包括多个数据，该多个数据分别对应该多个指令，且各该数据表示该处理器核心依据对应的该指令进行运算时所消耗的该电流；
一神经网络电路，耦接该输入电路，该神经网络电路包括多个函数及多个参数，该神经网络电路用以依据该数据流、该多个函数及该多个参数预测即将发生的电流的变化并输出相应的一控制信号；
多个耗能电路；以及
一开关电路，耦接该神经网络电路与该多个耗能电路，用以在该控制信号的控制下选择性将一频率提供给该多个耗能电路中至少一者，以使接收到该频率的该耗能电路在该电流供电下依据该频率进行运算。
2.根据权利要求1所述的芯片，其中该输入电路包括：
一查表电路，耦接在该处理器核心与该神经网络电路之间，用以撷取该控制电路所读取的各该指令并以撷取到的各该指令查表转换成对应的该数据。
3.根据权利要求1所述的芯片，还包括：
一权重储存单元，用以储存多个权重组合，其中各该权重组合对应该处理器核心的一操作信息；以及
一权重选择电路，耦接该权重储存单元与该神经网络电路，用以根据该处理器核心当前的该操作信息选择该多个权重组合中之对应的该权重组合并以选择的该权重组合设定该神经网络电路的该多个参数。
4.根据权利要求1所述的芯片，还包括：
一电源针脚，用以接收来自该芯片外部的该电流；以及
一供电线路，耦接在该电源针脚与该处理器核心之间。
5.根据权利要求4所述的芯片，其中，该供电线路为一接合线。
6.根据权利要求1所述的芯片，其中，当该神经网络电路预测到即将发生的该电流的该变化为在即将来临的一既定时间内该电流的增加量大于一既定阈值时，该开关电路在该控制信号的控制下分阶段提供该频率给该多个耗能电路。
7.一种基于神经网络的电流调整方法，包括：
以一电流供应一处理器核心操作所需的电力；
由该处理器核心依序读取多个指令并依据控制电路所读取的该多个指令进行运算；
产生表示时变的该电流的一数据流，其中该数据流包括多个数据，该多个数据分别对应该多个指令，且各该数据表示该处理器核心依据对应的该指令进行运算时所消耗的该电流；
由一神经网络电路依据该数据流预测即将发生的电流的变化；以及
根据预测到的即将发生的该电流的该变化选择性致能多个耗能电路中之至少一者，其中致能后的该耗能电路是以该电流供应操作所需的电力。
8.根据权利要求7所述的基于神经网络的电流调整方法，其中产生表示时变的该电流的该数据流的步骤包括：
撷取该处理器核心读取的该多个指令并以撷取到的各该指令查表转换成对应的该数据。
9.根据权利要求7所述的基于神经网络的电流调整方法，还包括：
根据该处理器核心当前的操作信息选择多个权重组合中之一；以及
以选择的该权重组合设定该神经网络。
10.根据权利要求7所述的基于神经网络的电流调整方法，其中根据预测到的即将发生的该电流的该变化选择性致能该多个耗能电路的步骤包括：当预测到的即将发生的该电流的该变化为在即将来临的一既定时间内该电流的增加量大于一既定阈值时，分阶段提供频率给该多个耗能电路。
CN202010052331.5A 2020-01-17 2020-01-17 芯片及基于神经网络的电流调整方法 Pending CN113138652A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010052331.5A CN113138652A (zh) 2020-01-17 2020-01-17 芯片及基于神经网络的电流调整方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010052331.5A CN113138652A (zh) 2020-01-17 2020-01-17 芯片及基于神经网络的电流调整方法

Publications (1)

Publication Number Publication Date
CN113138652A true CN113138652A (zh) 2021-07-20

Family

ID=76808378

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010052331.5A Pending CN113138652A (zh) 2020-01-17 2020-01-17 芯片及基于神经网络的电流调整方法

Country Status (1)

Country Link
CN (1) CN113138652A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060110832A (ko) * 2005-04-20 2006-10-25 가부시키가이샤 덴소 뉴럴 네트워크 연산에 기초하여 2차 전지의 충전 상태를검출하기 위한 방법 및 장치
CN101021744A (zh) * 2007-03-23 2007-08-22 威盛电子股份有限公司 自动调整电压的电路与方法
CN107092217A (zh) * 2017-06-21 2017-08-25 中车株洲电力机车研究所有限公司 一种基于soc的整流回馈预测方法及装置
CN108667285A (zh) * 2018-04-20 2018-10-16 深圳市芯飞凌半导体有限公司 调整开关频率与负载电流关系的控制电路及开关电源
CN109154853A (zh) * 2016-05-16 2019-01-04 高通股份有限公司 用于减少或避免电源电压下垂的电源电压下垂管理电路
US10303230B1 (en) * 2016-10-31 2019-05-28 Cadence Design Systems, Inc. Method and system to mitigate large power load steps due to intermittent execution in a computation system

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060110832A (ko) * 2005-04-20 2006-10-25 가부시키가이샤 덴소 뉴럴 네트워크 연산에 기초하여 2차 전지의 충전 상태를검출하기 위한 방법 및 장치
CN101021744A (zh) * 2007-03-23 2007-08-22 威盛电子股份有限公司 自动调整电压的电路与方法
CN109154853A (zh) * 2016-05-16 2019-01-04 高通股份有限公司 用于减少或避免电源电压下垂的电源电压下垂管理电路
US10303230B1 (en) * 2016-10-31 2019-05-28 Cadence Design Systems, Inc. Method and system to mitigate large power load steps due to intermittent execution in a computation system
CN107092217A (zh) * 2017-06-21 2017-08-25 中车株洲电力机车研究所有限公司 一种基于soc的整流回馈预测方法及装置
CN108667285A (zh) * 2018-04-20 2018-10-16 深圳市芯飞凌半导体有限公司 调整开关频率与负载电流关系的控制电路及开关电源

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
史丽萍;龚海霞;李震;刘敬敬;翟福军;: "基于BP神经网络的电池SOC估算", 电源技术, no. 09, 20 September 2013 (2013-09-20) *

Similar Documents

Publication Publication Date Title
US9836071B2 (en) Apparatus for multiple-input power architecture for electronic circuitry and associated methods
EP0784811B1 (en) An improved variable-voltage cpu voltage regulator
TWI486756B (zh) 移動裝置及其電源管理的方法
US9964986B2 (en) Apparatus for power regulator with multiple inputs and associated methods
US20060139827A1 (en) Power management system
US6874098B2 (en) Semiconductor integrated circuit
CN110999056A (zh) 集成电路芯片的电压调节器
KR20090076807A (ko) 다중-위상 전력 공급 제어기 및 그 방법
US20190391608A1 (en) Power multiplexer system for current load migration
CN103493323A (zh) 中间总线架构电力***中的动态总线电压控制
Shan et al. Pre-energized auxiliary circuits for very fast transient loads: Coping with load-informed power management for computer loads
CN113994428A (zh) 用于存储器位单元的电压调节***
US20090063875A1 (en) Data processing device, power supply voltage generator and method of controlling power supply voltage thereof
US7847441B2 (en) Semiconductor integrated circuit
EP1759250A1 (en) Control scheme for binary control of a performance parameter
CN113138652A (zh) 芯片及基于神经网络的电流调整方法
US20140115361A1 (en) Load step management
TWI733305B (zh) 晶片及基於神經網路電路的電流調整方法
CN111338451B (zh) 控制电路及快速设定电源模式的方法
US11592895B1 (en) Systems and methods for improving power efficiency
JP5451089B2 (ja) 電源供給装置、電源供給方法、及び電源供給プログラム
US20140032938A1 (en) Power Management
CN108735250B (zh) 电源闸控控制器、电源闸控电子***及其操作方法
CN112631410A (zh) 一种多路Efuse芯片的桥接供电电路和服务器
CN113157045A (zh) 电压调节器电路和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination