CN113014258A - 应用于图像传感器领域的高速单斜坡模数转换器 - Google Patents

Abstract

本发明涉及模数转换器，为提出一种模拟‑数字和时间‑数字转换结合的混合模数转换器结构。在保证SSADC功耗低、面积小、结构简单的前提下显著提高SSADC的转换速率，本发明，应用于图像传感器领域的高速单斜坡模数转换器，差分斜坡发生器输出两个全差分斜坡信号V_ramp+和V_ramp‑，其中待量化输入信号V_sig+通过开关S1连接至电容C1的左极板上，V_sig‑通过开关S2连接至电容C2的左极板上；电容C1的右极板连接至比较器的输入端V_in+，电容C2的右极板连接至比较器的输入端Vin‑；差分斜坡信号V_ramp+连接至电容C3的左极板上。本发明主要应用于模数转换器设计制造场合。

Description

应用于图像传感器领域的高速单斜坡模数转换器

技术领域

本发明涉及模数转换器，具体涉及应用于图像传感器领域的高速单斜坡模数转换器。

背景技术

模数转换器(Analog-to-Digital Converter,ADC)作为互补型金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)图像传感器的重要组成部分，其性能的优劣往往直接决定了图像传感器的成像质量，目前，ADC主要有三种集成方法，分别为芯片级ADC、列并行ADC和像素级ADC。

在高速图像传感器等应用中，对ADC速度的要求显得更为迫切，考虑到面积速度功耗的折衷，列级ADC应用最为广泛，而在列级ADC当中，主要有三种常见的ADC，分别是渐次逼近ADC(SAR-ADC)、循环AD(Cyclic ADC)和单斜ADC(SSADC)。其中，SAR-ADC需要较大的面积，Cyclic ADC需要精度很高的运算放大器，功耗较高。SSADC相比之下具有列级电路功耗低、面积小、结构简单的特点，因此广泛应用在列级ADC架构当中。而且其列一致性相对于其他ADC更好，对于列级电路版图布局宽度要求低。然而其缺点就是，传统SSADC的转化速率相对较低，相比于其他的列级ADC，传统的SSADC明显受到参考时钟频率的制约。当精度为n位时，需要2ⁿ次个时钟周期，在参考时钟一定的前提下，转换时间随着量化精度呈指数性增长，难以在保证精度的同时提高转换速率。然而由于工艺，功耗等原因，参考时钟频率并不能随意的增加。针对此问题，现有技术方案包括分步式ADC，和多斜坡ADC。但是此技术存在以下问题，第一次量化的结果若在模拟域中储存，容易受到其他信号的干扰，另外由于各种非理性因素的影响，还需要采取额外的办法避免死区的出现，而且无论是分步式ADC还是多斜坡ADC，其对速度的提升都是线性提升，难以在保持结构简单的同时大幅提升其转换速率。

针对常规SSADC转换速率较低，而前述的分步式ADC，和多斜坡ADC对转换速率优化有限的缺点，提出一种列级SSADC+时间数字转换器(TDC)的量化方案，无需采用分步式结构。

发明内容

为克服现有技术的不足，针对常规SSADC转换速率较低，分步式ADC，和多斜坡ADC对转换速率优化有限的缺点，本发明旨在提出一种模拟-数字和时间-数字转换结合的混合模数转换器结构。在保证SSADC功耗低、面积小、结构简单的前提下显著提高SSADC的转换速率。为此，本发明采取的技术方案是，应用于图像传感器领域的高速单斜坡模数转换器，结构如下：差分斜坡发生器输出两个全差分斜坡信号V_ramp+和V_ramp-，其中待量化输入信号V_sig+通过开关S1连接至电容C1的左极板上，V_sig-通过开关S2连接至电容C2的左极板上；电容C1的右极板连接至比较器的输入端V_in+，电容C2的右极板连接至比较器的输入端Vin-；差分斜坡信号V_ramp+连接至电容C3的左极板上，V_ramp-连接至电容C4的左极板上；电容C3连接至比较器的输入端V_in+，电容C4的右极板连接至比较器的输入端V_in-；比较器的输出端V_out输出信号V_{comp_out}；计数器包括参考时钟输入V_{in_clk}，计数使能输入端V_{in_en}，高n位二进制数字输出端data<m:n+m-1>；其中，计数器始能输入端V_{in_en}连接比较器输出信号V_{comp_out}，参考时钟输入端连接参考时钟信号CLK_{_}ref；边沿检测电路包括两个输入端：V_{in_comp}和V_{in_clk}；以及两个输出端V_{out_start}和V_{out_stop}；其中V_{in_comp}连接比较器输出信号V_{comp_out}，V_{in_}clk连接参考时钟信号CLK_{_}ref；V_{out_start}输出延时开始信号start，V_{out_stop}输出延时停止信号stop；TDC部分包括两个输入端：V_{in_start}和V_{in_stop}；一组输出端：低m位数字输出data<0:m-1>；其中，V_{in_start}连接start信号，V_{in_stop}连接stop信号；低m位数字输出端输出的二进制数data<0:m-1>与计数器的高n位二进制数字输出data<m:n+m-1>。

在每个量化周期，斜坡发生器输出的全差分斜坡信号V_ramp+与V_ramp-与待量化的输入信号V_sig+和V_sig-同时接入到比较器的输入端，此时V_ramp+为V_{ref+_1}，V_ramp-为V_{ref-_1}，随后开关S1和S2闭合，将待量化输入信号V_sig+通过电容C1耦合至比较器V_in+，将待量化输入信号V_sig-通过电容C2耦合至比较器V_in-处，之后开关断开，V_ramp+由V_{ref+_1}跳变至V_{ref+_2}，V_ramp-由V_{ref-_1}跳变至V_{ref-_2}；随后V_ramp+由V_{ref+_2}随时间线性变化至V_{ref+_3}，V_ramp-由V_{ref-_2}随时间线性变化至V_{ref-_3}；同时计数器开始以参考时钟CLK_ref的频率计数，当比较器输入端V_in+和V_in-相等时，比较器翻转，计数器计数停止，计数器的data<m:n+m-1>将记下此时的计数结果；在比较器翻转的同时，V_{comp_out}将输出一个边沿信号，这个信号输入边沿检测电路，产生信号start，输入到TDC中的V_{in_start}，并在CLK_ref的下一个时钟上升沿到来时产生信号stop，送入TDC中的V_{in_stop}，于是细量化TDC可采样到比较器下降沿和下一个时钟上升沿之间的时间间隔，将其转换为二进制数，将低m位量化结果，即data<0:m-1>写入计数器的低位中；最终，data<m:n+m-1>和data<0:m-1>组合成的二进制数data<n+m-1:0>即为量化结果。

具体流程如下：输入信号V_sig+和V_sig-与斜坡信号V_ramp+和V_ramp-同时耦合至比较器的输入端Vin+和Vin-，随后斜坡信号V_ramp+和V_ramp-开始变化，斜坡电压将线性遍历所有可能出现的输出电压，计数器开始在参考时钟CLK_ref的激励下计数，此时参考时钟的入口为计数器的第五位，当斜坡信号和像素输出值相等时，比较器翻转，控制计数器停止计数，同时，通过时钟沿检测电路，分别在比较器刚刚翻转和比较器翻转之后的下一个时钟上升沿处产生细量化延时开始信号start和细量化延时停止信号stop，其中，start信号将送给细量化延时链的第一个延时单元的输入端，stop信号将送给与每一个延迟单元相连的D触发器的时钟输入端，这样，当stop信号到来时，延迟链上的D触发器将存入start信号在stop信号上升沿到来时的传播状态，随后，参考时钟CLK_ref和比较器输出的反相V_{comp_outb}通过一个多路复用器(MUX)连接至所有延迟单元的D触发器的时钟输入端clk，前一个延迟单元的D触发器的正向输出端Q和下一个延迟单元的输出通过一个MUX连接到下一个延迟单元的D触发器的数据输入端D，当需要把延迟链的延时状态读出时，选通比较器输出的反相以及下一个延迟单元的输出，选通参考时钟和前一个延迟单元的正向输出端Q时，延迟链的D触发器在时钟的作用下当作一个移位寄存器，将细量化停止时刻的延迟转播状态从高位至低位按位读出，并和参考时钟做与，驱动低位的计数器，此时参考时钟的入口为计数器的第一位，当移位寄存完成后，此时计数器当中的结果即为最终的量化结果。

本发明的特点及有益效果是：

本发明提出的SSADC实现了精度相对于时钟频率的独立性，可使精度不受时钟频率限制，根据前述的最佳实施方案，在输入参考时钟为125MHz的前提下可达到500ps的精度。显著降低了功耗以及设计，实现的难度。

附图说明：

图1ADC的整体架构图。

图2工作时序图。

图3边沿检测电路架构图。

图4延迟链中D触发器连接方式示意图。

具体实施方式

本发明所述的一种应用于图像传感器领域的高速SSADC及其工作方式，其连接方式如图1所示：差分斜坡发生器输出两个全差分斜坡信号V_ramp+和V_ramp-。其中待量化输入信号V_sig+通过开关S1连接至电容C1的左极板上，V_sig-通过开关S2连接至电容C2的左极板上。电容C1的右极板连接至比较器的输入端V_in+，电容C2的右极板连接至比较器的输入端Vin-。差分斜坡信号V_ramp+连接至电容C3的左极板上，V_ramp-连接至电容C4的左极板上。电容C3连接至比较器的输入端V_in+，电容C4的右极板连接至比较器的输入端V_in-。比较器的输出端V_out输出信号V_{comp_out}。计数器包括参考时钟输入V_{in_clk}，计数使能输入端V_{in_en}，高n位二进制数字输出端data<m:n+m-1>。其中，计数器始能输入端V_{in_en}连接比较器输出信号V_{comp_out}，参考时钟输入端连接参考时钟信号CLK_ref。边沿检测电路包括两个输入端：V_{in_comp}和V_{in_clk}；以及两个输出端V_{out_start}和V_{out_stop}。其中V_{in_comp}连接比较器输出信号V_{comp_out}，V_in_clk连接参考时钟信号CLK_ref。V_{out_start}输出延时开始信号start，V_{out_stop}输出延时停止信号stop。TDC部分包括两个输入端：V_{in_start}和V_{in_stop}；一组输出端：低m位数字输出data<0:m-1>。其中，V_{in_start}连接start信号，V_{in_stop}连接stop信号。低m位数字输出端输出的二进制数data<0:m-1>与计数器的高n位二进制数字输出data<m:n+m-1>。

图1中的边沿检测电路的最佳实施方案如图3所示。比较器输出信号的反相信号V_{comp_outb}和电源vdd连接至一个与门的输入端，这个与门的输出端为start。参考时钟信号CLK_ref和V_{comp_outb}连接至另一个与门的输入端，这个与门的输出段连接至一个D触发器的时钟输入端，同时，电源vdd连接至这个D触发器的数据输入端，这个D触发器的输出为start。

图1中的TDC部分最佳实施方案如图4所示。16个延迟单元Delay_cell彼此首尾相连，参考时钟CLK_ref和比较器输出的反相V_{comp_outb}通过一个MUX连接至所有延迟单元的D触发器的时钟输入端clk，前一个延迟单元的D触发器的正向输出端Q和下一个延迟单元的输出通过一个MUX连接到下一个延迟单元的D触发器的数据输入端D。

本发明所述的一种应用于图像传感器领域的高速SSADC及其工作方式，其工作方式如图2所示：在每个量化周期，斜坡发生器输出的全差分斜坡信号V_ramp+与V_ramp-与待量化的输入信号V_sig+和V_sig-同时接入到比较器的输入端，此时V_ramp+为V_{ref+_1}，V_ramp-为V_{ref-_1}，随后开关S1和S2闭合，将待量化输入信号V_sig+通过电容C1耦合至比较器V_in+，将待量化输入信号V_sig-通过电容C2耦合至比较器V_in-处，之后开关断开，V_ramp+由V_{ref+_1}跳变至V_{ref+_2}，V_ramp-由V_{ref-_1}跳变至V_{ref-_2}。随后V_ramp+由V_{ref+_2}随时间线性变化至V_{ref+_3}，V_ramp-由V_{ref-_2}随时间线性变化至V_{ref-_3}。同时计数器开始以参考时钟CLK_ref的频率计数，当比较器输入端V_in+和V_in-相等时，比较器翻转，计数器计数停止，计数器的data<m:n+m-1>将记下此时的计数结果。在比较器翻转的同时，V_{comp_out}将输出一个边沿信号，如图3所示，这个信号输入边沿检测电路，通过一个与门产生一个信号start，输入到TDC中的V_{in_start}，并在CLK_ref的下一个时钟上升沿到来时产生信号stop，送入TDC中的V_{in_stop}，于是细量化TDC可采样到比较器下降沿和下一个时钟上升沿之间的时间间隔，将其转换为二进制数，将低m位量化结果，即data<0:m-1>写入计数器的低位中。最终，data<m:n+m-1>和data<0:m-1>组合成的二进制数data<n+m-1:0>即为量化结果。

根据前述的技术方案，开关S1-S2采用CMOS传输门实现。电容C1-C4为200fF，全差分输入信号Vin+和Vin-电压范围分别为2.05-1.25V和1.25-2.05V，Vref+_1为1.9625V，Vref+_2为2.225V，Vref+_3为1.65V，Vref-_1为1.3375V，Vref-_2为1.075V，Vref-_3为1.65V，。参考时钟输入端输入的时钟信号CLK_ref为125MHz。前述m＝4，n＝8，即量化结果由高8位和低4位组成。TDC部分基于延迟链TDC构成，共需要16个延迟单元，每一个延迟链的延迟为500ps，可采用DLL稳定延时。

具体流程如下：输入信号V_sig+和V_sig-与斜坡信号V_ramp+和V_ramp-同时耦合至比较器的输入端Vin+和Vin-，随后斜坡信号V_ramp+和V_ramp-开始变化，斜坡电压将线性遍历所有可能出现的输出电压。计数器开始在参考时钟CLK_ref的激励下计数。此时参考时钟的入口为计数器的第五位，当斜坡信号和像素输出值相等时，比较器翻转，控制计数器停止计数。同时，通过时钟沿检测电路，分别在比较器刚刚翻转和比较器翻转之后的下一个时钟上升沿处产生细量化延时开始信号start和细量化延时停止信号stop，时钟沿检测电路可参考图3。其中，start信号将送给细量化延时链的第一个延时单元的输入端，stop信号将送给与每一个延迟单元相连的D触发器的时钟输入端。这样，当stop信号到来时，延迟链上的D触发器将存入start信号在stop信号上升沿到来时的传播状态。随后，如图4所示，当需要把延迟链的延时状态读出时，选通比较器输出的反相以及下一个延迟单元的输出，选通参考时钟和前一个延迟单元的正向输出端Q时，延迟链的D触发器在时钟的作用下当作一个移位寄存器，将细量化停止时刻的延迟转播状态从高位至低位按位读出，并和参考时钟做与，驱动低位的计数器，此时参考时钟的入口为计数器的第一位。当移位寄存完成后，此时计数器当中的结果即为最终的量化结果。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种应用于图像传感器领域的高速单斜坡模数转换器，其特征是，结构如下：差分斜坡发生器输出两个全差分斜坡信号V_ramp+和V_ramp-，其中待量化输入信号V_sig+通过开关S1连接至电容C1的左极板上，V_sig-通过开关S2连接至电容C2的左极板上；电容C1的右极板连接至比较器的输入端V_in+，电容C2的右极板连接至比较器的输入端Vin-；差分斜坡信号V_ramp+连接至电容C3的左极板上，V_ramp-连接至电容C4的左极板上；电容C3连接至比较器的输入端V_in+，电容C4的右极板连接至比较器的输入端V_in-；比较器的输出端V_out输出信号V_{comp_out}；计数器包括参考时钟输入V_{in_clk}，计数使能输入端V_{in_en}，高n位二进制数字输出端data<m:n+m-1>；其中，计数器始能输入端V_{in_en}连接比较器输出信号V_{comp_out}，参考时钟输入端连接参考时钟信号CLK_ref；边沿检测电路包括两个输入端：V_{in_comp}和V_{in_clk}；以及两个输出端V_{out_start}和V_{out_stop}；其中V_{in_comp}连接比较器输出信号V_{comp_out}，V_in_clk连接参考时钟信号CLK_ref；V_{out_start}输出延时开始信号start，V_{out_stop}输出延时停止信号stop；TDC部分包括两个输入端：V_{in_start}和V_{in_stop}；一组输出端：低m位数字输出data<0:m-1>；其中，V_{in_start}连接start信号，V_{in_stop}连接stop信号；低m位数字输出端输出的二进制数data<0:m-1>与计数器的高n位二进制数字输出data<m:n+m-1>。

2.如权利要求1所述的应用于图像传感器领域的高速单斜坡模数转换器，其特征是，在每个量化周期，斜坡发生器输出的全差分斜坡信号V_ramp+与V_ramp-与待量化的输入信号V_sig+和V_sig-同时接入到比较器的输入端，此时V_ramp+为V_{ref+_1}，V_ramp-为V_{ref-_1}，随后开关S1和S2闭合，将待量化输入信号V_sig+通过电容C1耦合至比较器V_in+，将待量化输入信号V_sig-通过电容C2耦合至比较器V_in-处，之后开关断开，V_ramp+由V_{ref+_1}跳变至V_{ref+_2}，V_ramp-由V_{ref-_1}跳变至V_{ref-_2}；随后V_ramp+由V_{ref+_2}随时间线性变化至V_{ref+_3}，V_ramp-由V_{ref-_2}随时间线性变化至V_{ref-_3}；同时计数器开始以参考时钟CLK_ref的频率计数，当比较器输入端V_in+和V_in-相等时，比较器翻转，计数器计数停止，计数器的data<m:n+m-1>将记下此时的计数结果；在比较器翻转的同时，V_{comp_out}将输出一个边沿信号，这个信号输入边沿检测电路，产生信号start，输入到TDC中的V_{in_start}，并在CLK_ref的下一个时钟上升沿到来时产生信号stop，送入TDC中的V_{in_stop}，于是细量化TDC可采样到比较器下降沿和下一个时钟上升沿之间的时间间隔，将其转换为二进制数，将低m位量化结果，即data<0:m-1>写入计数器的低位中；最终，data<m:n+m-1>和data<0:m-1>组合成的二进制数data<n+m-1:0>即为量化结果。

3.如权利要求1所述的应用于图像传感器领域的高速单斜坡模数转换器，其特征是，具体流程如下：输入信号V_sig+和V_sig-与斜坡信号V_ramp+和V_ramp-同时耦合至比较器的输入端Vin+和Vin-，随后斜坡信号V_ramp+和V_ramp-开始变化，斜坡电压将线性遍历所有可能出现的输出电压，计数器开始在参考时钟CLK_ref的激励下计数，此时参考时钟的入口为计数器的第五位，当斜坡信号和像素输出值相等时，比较器翻转，控制计数器停止计数，同时，通过时钟沿检测电路，分别在比较器刚刚翻转和比较器翻转之后的下一个时钟上升沿处产生细量化延时开始信号start和细量化延时停止信号stop，其中，start信号将送给细量化延时链的第一个延时单元的输入端，stop信号将送给与每一个延迟单元相连的D触发器的时钟输入端，这样，当stop信号到来时，延迟链上的D触发器将存入start信号在stop信号上升沿到来时的传播状态，随后，参考时钟CLK_ref和比较器输出的反相V_{comp_outb}通过一个多路复用器(MUX)连接至所有延迟单元的D触发器的时钟输入端clk，前一个延迟单元的D触发器的正向输出端Q和下一个延迟单元的输出通过一个MUX连接到下一个延迟单元的D触发器的数据输入端D，当需要把延迟链的延时状态读出时，选通比较器输出的反相以及下一个延迟单元的输出，选通参考时钟和前一个延迟单元的正向输出端Q时，延迟链的D触发器在时钟的作用下当作一个移位寄存器，将细量化停止时刻的延迟转播状态从高位至低位按位读出，并和参考时钟做与，驱动低位的计数器，此时参考时钟的入口为计数器的第一位，当移位寄存完成后，此时计数器当中的结果即为最终的量化结果。

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