CN113014179B - 一种电机的控制方法、装置、电机、存储介质及处理器 - Google Patents

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Abstract

本发明公开了一种电机的控制方法、装置、电机、存储介质及处理器，该方法包括：由微处理器，向FPGA，发送电机的逆变桥中所有功率开关管的PWM波的使能信号、占空比信号、以及频率信号；在微处理器和FPGA上电工作接收到PWM波的关断信号的情况下，由FPGA关断PWM波；在FPGA接收到PWM波的使能信号、占空比信号、以及频率信号的情况下，由FPGA，根据接收到的PWM波的使能信号、占空比信号、以及频率信号，对PWM波进行控制，并对控制后的PWM进行输出。该方案，通过采用FPGA控制PWM波的输出，能够提升PWM波的输出能力。

Description

一种电机的控制方法、装置、电机、存储介质及处理器
技术领域
本发明属于电机技术领域，具体涉及一种电机的控制方法、装置、电机、存储介质及处理器，尤其涉及一种基于现场可编程逻辑门阵列(即FPGA)的多路对称可变频脉冲宽度调制(即PWM)波控制及输出方法、装置、电机、存储介质及处理器。
背景技术
在超高速电机控制领域，由于超高速电机的控制***需要驱动超高速电机的旋转，故超高速电机的控制***必须输出相应的高频PWM信号，且该高频PWM信号必须是对称的含有死区的高频输出信号。同时，多数超高速电机的控制算法需控制输出的PWM波占空比范围可达0～100％，例如三电平算法，故对PWM波的输出提出了更严苛的条件。
相关方案中，采用的数字信号处理(即DSP)、ARM等单片机控制PWM波的输出，但PWM波的输出能力较弱，比如：高频PWM波输出速度慢、响应时间长，也无法实现满占空比含死区的PWM输出。
上述内容仅用于辅助理解本发明的技术方案，并不代表承认上述内容是现有技术。
发明内容
本发明的目的在于，提供一种电机的控制方法、装置、电机、存储介质及处理器，以解决采用DSP、ARM等单片机控制PWM波的输出，存在PWM波的输出能力较弱的问题，达到通过采用FPGA控制PWM波的输出，能够提升PWM波的输出能力的效果。
本发明提供一种电机的控制方法中，所述电机的控制器，包括：微处理器和FPGA；所述电机的控制方法，包括：由所述微处理器，向所述FPGA，发送所述电机的逆变桥中所有功率开关管的PWM波的使能信号、占空比信号、以及频率信号；其中，所述PWM波的使能信号，包括：所述PWM波的关断信号，或所述PWM波的导通信号；在所述微处理器和所述FPGA上电工作的情况下，或在所述FPGA接收到所述PWM波的关断信号的情况下，由所述FPGA关断所述PWM波；在所述FPGA接收到所述PWM波的使能信号、占空比信号、以及频率信号的情况下，由所述FPGA，根据接收到的所述PWM波的使能信号、占空比信号、以及频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出。
在一些实施方式中，由所述FPGA，根据接收到的所述PWM波的导通信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，包括：在所述FPGA接收到所述PWM波的导通信号的情况下，由所述FPGA开始输出所述PWM信号。
在一些实施方式中，所述占空比信号，包括：所述微处理器给定的占空比的比较值；由所述FPGA，根据接收到的所述PWM波的占空比信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括：若所述微处理器给定的占空比的比较值大于或等于设定的死区计数周期值，则控制所述逆变桥中IGBT上管的占空比的比较值为所述微处理器给定的占空比的比较值，并控制所述逆变桥中IGBT下管的占空比的比较值为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值；若所述微处理器给定的占空比的比较值等于设定的计数周期值，则控制所述逆变桥中IGBT上管的占空比的比较值为所述计数周期值与设定值的和值，并控制所述逆变桥中IGBT下管的占空比的比较值为所述计数周期值与设定值的和值；若所述微处理器给定的占空比的比较值上升至设定占空比的100％，且所述微处理器给定的占空比的比较值小于设定的死区计数周期值，则控制所述逆变桥中IGBT下管的占空比的比较值在下一个新的计数周期开始时更新为0，并控制所述逆变桥中IGBT上管比下管再延时一个PWM周期后更新占空比的比较值为0；若所述微处理器给定的占空比的比较值自设定占空比的100％处开始下降，且所述微处理器给定的占空比的比较值自小于设定的死区计数周期值到不小于设定的死区计数周期值切换时，则控制所述逆变桥中IGBT上管的占空比的比较值在下一个新的计数周期开始时更新为所述微处理器给定的占空比的比较值，并控制所述逆变桥中IGBT下管比上管再延时一个PWM周期后更新占空比的比较值，为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值。
在一些实施方式中，所述频率信号，包括：给定PWM频率；由所述FPGA，根据接收到的所述PWM波的频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括：在所述FPGA主频大于所述给定PWM频率的情况下，确定设定的计数周期值等于所述FPGA主频与所述给定PWM频率的比值的一半；设定的计数周期值，为时基计数值的增减计数周期最大值；其中，在所述微处理器给定的占空比的比较值小于或等于所述时基计数值的情况下，控制所述逆变桥中IGBT上管的PWM波输出低电平，否则输出高电平；并控制所述逆变桥中IGBT下管的PWM波输出与所述逆变桥中IGBT上管的PWM波相反的电平。
在一些实施方式中，由所述FPGA，对控制后的所述PWM进行输出，包括：由所述FPGA，采用增减计数方式，对控制后的所述PWM进行对称输出。
与上述方法相匹配，本发明另一方面提供一种电机的控制装置中，所述电机的控制器，包括：微处理器和FPGA；所述电机的控制装置，包括：通信单元，被配置为由所述微处理器，向所述FPGA，发送所述电机的逆变桥中所有功率开关管的PWM波的使能信号、占空比信号、以及频率信号；其中，所述PWM波的使能信号，包括：所述PWM波的关断信号，或所述PWM波的导通信号；控制单元，被配置为在所述微处理器和所述FPGA上电工作的情况下，或在所述FPGA接收到所述PWM波的关断信号的情况下，由所述FPGA关断所述PWM波；所述控制单元，还被配置为在所述FPGA接收到所述PWM波的使能信号、占空比信号、以及频率信号的情况下，由所述FPGA，根据接收到的所述PWM波的使能信号、占空比信号、以及频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出。
在一些实施方式中，所述控制单元，由所述FPGA，根据接收到的所述PWM波的导通信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，包括：在所述FPGA接收到所述PWM波的导通信号的情况下，由所述FPGA开始输出所述PWM信号。
在一些实施方式中，所述占空比信号，包括：所述微处理器给定的占空比的比较值；所述控制单元，由所述FPGA，根据接收到的所述PWM波的占空比信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括：若所述微处理器给定的占空比的比较值大于或等于设定的死区计数周期值，则控制所述逆变桥中IGBT上管的占空比的比较值为所述微处理器给定的占空比的比较值，并控制所述逆变桥中IGBT下管的占空比的比较值为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值；若所述微处理器给定的占空比的比较值等于设定的计数周期值，则控制所述逆变桥中IGBT上管的占空比的比较值为所述计数周期值与设定值的和值，并控制所述逆变桥中IGBT下管的占空比的比较值为所述计数周期值与设定值的和值；若所述微处理器给定的占空比的比较值上升至设定占空比的100％，且所述微处理器给定的占空比的比较值小于设定的死区计数周期值，则控制所述逆变桥中IGBT下管的占空比的比较值在下一个新的计数周期开始时更新为0，并控制所述逆变桥中IGBT上管比下管再延时一个PWM周期后更新占空比的比较值为0；若所述微处理器给定的占空比的比较值自设定占空比的100％处开始下降，且所述微处理器给定的占空比的比较值自小于设定的死区计数周期值到不小于设定的死区计数周期值切换时，则控制所述逆变桥中IGBT上管的占空比的比较值在下一个新的计数周期开始时更新为所述微处理器给定的占空比的比较值，并控制所述逆变桥中IGBT下管比上管再延时一个PWM周期后更新占空比的比较值，为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值。
在一些实施方式中，所述频率信号，包括：给定PWM频率；所述控制单元，由所述FPGA，根据接收到的所述PWM波的频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括：在所述FPGA主频大于所述给定PWM频率的情况下，确定设定的计数周期值等于所述FPGA主频与所述给定PWM频率的比值的一半；设定的计数周期值，为时基计数值的增减计数周期最大值；其中，在所述微处理器给定的占空比的比较值小于或等于所述时基计数值的情况下，控制所述逆变桥中IGBT上管的PWM波输出低电平，否则输出高电平；并控制所述逆变桥中IGBT下管的PWM波输出与所述逆变桥中IGBT上管的PWM波相反的电平。
在一些实施方式中，所述控制单元，由所述FPGA，对控制后的所述PWM进行输出，包括：由所述FPGA，采用增减计数方式，对控制后的所述PWM进行对称输出。
与上述装置相匹配，本发明再一方面提供一种电机，包括：以上所述的电机的控制装置。
与上述方法相匹配，本发明再一方面提供一种存储介质，所述存储介质包括存储的程序，其中，在所述程序运行时控制所述存储介质所在设备执行以上所述的电机的控制方法。
与上述方法相匹配，本发明再一方面提供一种处理器，所述处理器用于运行程序，其中，所述程序运行时执行以上所述的电机的控制方法。
由此，本发明的方案，通过结合微处理器(如DSP或ARM)和FPGA，由微处理器发送PWM波的使能信号(如导通信号或关断信号)、给定占空比、以及频率信号，由FPGA在接收到微处理器发送的使能信号、给定占空比、以及频率信号的情况下，输出相应的PWM波，通过采用FPGA控制PWM波的输出，能够提升PWM波的输出能力。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
图1为本发明的电机的控制方法的一实施例的流程示意图；
图2为本发明的电机的控制装置的一实施例的结构示意图；
图3为占空比的比较值不小于死区周期时的时序图；
图4为占空比的比较值等于计数周期时的时序图；
图5为占空比上升至100％时的时序图；
图6为占空比从100％开始下降时的时序图；
图7为本发明的基于FPGA的多路对称可变频PWM波控制及输出方法的一实施例的流程示意图。
结合附图，本发明实施例中附图标记如下：
102-通信单元；104-控制单元。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明具体实施例及相应的附图对本发明技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
根据本发明的实施例，提供了一种电机的控制方法，如图1所示本发明的方法的一实施例的流程示意图。所述电机的控制器，包括：微处理器和FPGA。所述微处理器，包括：DSP或ARM。所述电机的控制方法，包括：步骤S110至步骤S130。
在步骤S110处，由所述微处理器，向所述FPGA，发送所述电机的逆变桥中所有功率开关管的PWM波的使能信号、占空比信号、以及频率信号。其中，所述PWM波的使能信号，包括：所述PWM波的关断信号，或所述PWM波的导通信号。其中，微处理器的PWM波的使能信号、占空比信号以及频率信号是一同发给FPGA的。使能信号是一个标志位：1代表导通，0代表关断。
在步骤S120处，在所述微处理器和所述FPGA上电工作的情况下，或在所述FPGA接收到所述PWM波的关断信号的情况下，由所述FPGA关断所述PWM波。FPGA在上电初始化或者接收到微处理器的关断PWM波信号时，将所有的PWM波端口置为低电平防止误导通。
在步骤S130处，在所述FPGA接收到所述PWM波的使能信号、占空比信号、以及频率信号的情况下，由所述FPGA，根据接收到的所述PWM波的使能信号、占空比信号、以及频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出。FPGA在接收到微处理器的使能PWM波信号时，FPGA按照微处理器的PWM指令信号，控制多路端口输出相应的PWM波。
具体地，在在超高速电机中，FPGA通常负责执行响应速度快的部分如运行电流环、发PWM波，或者只负责发PWM波。FPGA发PWM波的控制及输出方法，电流环由微处理器(如DSP或ARM)执行，FPGA接收到微处理器的PWM波的使能信号或关断信号、以及占空比及频率信号后，开始控制输出相应的PWM波。这样，基于FPGA并行执行逻辑的特点，设计软件实现方案，使用FPGA并行执行的机理，实现可变高频PWM的实时对称输出，解决了PWM波输出、响应速度慢的问题；频率可变，解决了实际使用时变载波的需求，同时降低了开关器件的损耗；基于FPGA主频高的特点，解决了PWM波高频输出问题；采用FPGA输出高频、满占空比且快速响应的PWM波，解决了DSP或ARM等由于PWM波响应速度慢，导致变频调节时容易造成算法失调的问题；采用独特的时序控制方案，解决了PWM波对称输出时含死区且满占空比的问题。
在一些实施方式中，步骤S130中由所述FPGA，根据接收到的所述PWM波的导通信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，包括：在所述FPGA接收到所述PWM波的导通信号的情况下，由所述FPGA开始输出所述PWM信号。
具体地，在使能PWM信号中，使能信号指的是开始信号，即微处理器发出使能PWM波信号后，FPGA才开始发PWM波，没有微处理器发出的使能信号则FPGA不发波，默认为低电平。
在一些实施方式中，所述占空比信号，包括：所述微处理器给定的占空比的比较值(如微处理器计算的占空比的比较值cmpa)。
步骤S130中由所述FPGA，根据接收到的所述PWM波的占空比信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括以下任一种占空比控制情形：
第一种占空比控制情形：若所述微处理器给定的占空比的比较值大于或等于设定的死区计数周期值(如死区计数周期值DEAD_CLOCK)，则控制所述逆变桥中IGBT上管的占空比的比较值(如对称PWM输出中IGBT上管的占空比的比较值cmpa_u1)为所述微处理器给定的占空比的比较值，并控制所述逆变桥中IGBT下管的占空比的比较值(如对称PWM输出中IGBT下管的占空比的比较值cmpa_u3)为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值。
具体地，在微处理器计算的占空比的比较值不小于死区周期值的情况下，即：微处理器计算的占空比的比较值cmpa>＝死区计数周期值DEAD_CLOCK时，微处理器计算的占空比的比较值cmpa、对称PWM输出中IGBT上管的占空比的比较值cmpa_u1、对称PWM输出中IGBT下管的占空比的比较值cmpa_u3的关系满足表1，IGBT上管的PWM电平变化前后，由于上升沿死区和下降沿死区的存在，不会使IGBT上下管发生直通的情况。通过本发明的方案中的死区控制策略，解决了导通或关断PWM波时绝缘栅双极型晶体管(IGBT)上下管的同时导通的问题，实现了任意时刻使能发PWM波或关PWM波都不会存在IGBT上下管直通的问题。
第二种占空比控制情形：若所述微处理器给定的占空比的比较值等于设定的计数周期值(如增减计数周期最大值PERIOD)，则控制所述逆变桥中IGBT上管的占空比的比较值(如对称PWM输出中IGBT上管的占空比的比较值cmpa_u1)为所述计数周期值与设定值的和值(如增减计数周期最大值PERIOD+2)，并控制所述逆变桥中IGBT下管的占空比的比较值(如对称PWM输出中IGBT下管的占空比的比较值cmpa_u3)为所述计数周期值与设定值的和值(如增减计数周期最大值PERIOD+2)。
具体地，在占空比的比较值(如微处理器计算的占空比的比较值cmpa)等于计数周期值(如增减计数周期最大值PERIOD)的情况下，执行第二设定策略。即，在占空比的比较值等于计数周期值，即：cmpa＝增减计数周期最大值PERIOD时，微处理器计算的占空比的比较值cmpa、对称PWM输出中IGBT上管的占空比的比较值cmpa_u1、对称PWM输出中IGBT下管的占空比的比较值cmpa_u3的关系满足表1，此时占空比为0％。占空比从大于0％降至0％时，不需要像占空比上升至100％或者从100％下降时做特殊处理，因为更新占空比前，大于0％的占空比，IGBT上管PWM是低电平，IGBT下管PWM是高电平，和占空比更新为0％时一致，故不存在IGBT上下管直通的问题。
第三种占空比控制情形：若所述微处理器给定的占空比的比较值上升至设定占空比的100％，且所述微处理器给定的占空比的比较值小于设定的死区计数周期值(如死区计数周期值DEAD_CLOCK)，则控制所述逆变桥中IGBT下管的占空比的比较值在下一个新的计数周期开始时更新为0，并控制所述逆变桥中IGBT上管比下管再延时一个PWM周期后更新占空比的比较值为0，即，逆变桥中IGBT下管占空比比较值在下一个新的计数周期开始时更新为0，IGBT上管比下管再延时一个PWM周期后更新占空比的比较值为0。其中，所述逆变桥中IGBT上管的占空比的比较值，如对称PWM输出中IGBT上管的占空比的比较值cmpa_u1；所述逆变桥中IGBT下管的占空比的比较值，如对称PWM输出中IGBT下管的占空比的比较值cmpa_u3。
具体地，在占空比的比较值(如微处理器计算的占空比的比较值cmpa)上升至100％的情况下，执行第三设定策略：FPGA在任意时刻接收到微处理器的给定占空比的比较值cmpa(即微处理器计算的占空比的比较值cmpa)，在微处理器的给定占空比的比较值小于死区周期值，即，微处理器的给定占空比的比较值cmpa<死区计数周期值DEAD_CLOCK时，在下一个计数周期时立即更新了IGBT下管占空比的比较值，即对称PWM输出中IGBT下管的占空比的比较值cmpa_u3＝0，IGBT下管立即恒定输出低电平；IGBT上管继续保持原占空比的比较值cmpa_u1(即对称PWM输出中IGBT上管的占空比的比较值cmpa_u1)不变，电平翻转情况和上一个周期一致，经过一整个计数周期后对称PWM输出中IGBT上管的占空比的比较值cmpa_u1更新为0，IGBT上管开始输出高电平，此时占空比达到100％。
第四种占空比控制情形：若所述微处理器给定的占空比的比较值自设定占空比的100％处开始下降，且所述微处理器给定的占空比的比较值自小于设定的死区计数周期值(如死区计数周期值DEAD_CLOCK)到不小于设定的死区计数周期值(如死区计数周期值DEAD_CLOCK)切换时，则控制所述逆变桥中IGBT上管的占空比的比较值在下一个新的计数周期开始时更新为所述微处理器给定的占空比的比较值，并控制所述逆变桥中IGBT下管比上管再延时一个PWM周期后更新占空比的比较值，为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值，即，控制所述逆变桥中IGBT上管的占空比的比较值立即更新为所述微处理器给定的占空比的比较值，IGBT下管比上管再延时一个PWM周期后更新占空比的比较值，为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值。其中，所述逆变桥中IGBT上管的占空比的比较值，如对称PWM输出中IGBT上管的占空比的比较值cmpa_u1；所述逆变桥中IGBT下管的占空比的比较值，如对称PWM输出中IGBT下管的占空比的比较值cmpa_u3。
具体地，在占空比的比较值(如微处理器计算的占空比的比较值cmpa)从100％开始下降的情况下，执行第四设定策略。即，FPGA在任意时刻接收到微处理器的给定占空比的比较值cmpa(即微处理器计算的占空比的比较值cmpa)，在微处理器的给定占空比的比较值从小于死区周期值(即死区计数周期值DEAD_CLOCK)到不小于死区周期值(即死区计数周期值DEAD_CLOCK)切换时，在下一个计数周期时，立即更新了IGBT上管占空比的比较值，即对称PWM输出中IGBT上管的占空比的比较值cmpa_u1＝微处理器的给定占空比的比较值cmpa，IGBT上管从高电平立即变为低电平，开始进行正常的输出电平转换；IGBT下管继续保持原占空比的比较值cmpa_u3＝0(即对称PWM输出中IGBT下管的占空比的比较值cmpa_u3＝0)不变，保持低电平和上一个周期一致，经过一整个计数周期后，对称PWM输出中IGBT下管的占空比的比较值cmpa_u3更新为微处理器的给定占空比的比较值cmpa-DEAD_CLOCK(死区计数周期值)，IGBT下管开始输出高电平，此时占空比从100％下降。
通过对占空比达到100％前后进行IGBT上下管输出时的特殊时序控制，实现了含死区的任意0～100％占空比PWM波的对称输出，避免了满占空比变化的过程中窄脉冲的输出，实现PWM波0～100％占空比的连续变化，且很好地优化了死区策略。并且，通过在实现满占空比变化的过程中避免了窄脉冲的发生，死区时间随着频率发生改变，减小了开关器件的损耗。
由此，通过基于FPGA输出的多路PWM波均按以上控制策略输出，每路PWM波指令信号均由微处理器进行控制，在满足死区的前提下实现满占空比PWM波正常输出。从而，实现可变高频PWM波的多路对称输出，同时死区时间随PWM频率降低而增加降低了功率开关器件的损耗；实现0～100％任意占空比的PWM波对称输出，同时对100％占空比前后做优化处理防止了窄脉冲的产生。
在一些实施方式中，所述频率信号，包括：给定PWM频率(如给定PWM频率FREQUENCE)。
步骤S130中由所述FPGA，根据接收到的所述PWM波的频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括：在所述FPGA主频大于所述给定PWM频率的情况下，确定设定的计数周期值等于所述FPGA主频与所述给定PWM频率的比值的一半。设定的计数周期值，为时基计数值的增减计数周期最大值。
其中，在所述微处理器给定的占空比的比较值(如微处理器计算的占空比的比较值cmpa)小于或等于所述时基计数值(如时基计数值tb_count)的情况下，控制所述逆变桥中IGBT上管的PWM波输出低电平，否则输出高电平；并控制所述逆变桥中IGBT下管的PWM波输出与所述逆变桥中IGBT上管的PWM波相反的电平。
具体地，占空比由微处理器给定，实则是微处理器将微处理器计算的占空比的比较值cmpa传给FPGA，FPGA再将该微处理器计算的占空比的比较值cmpa与时基计数值tb_count比较，从而确定输出的高低电平时间。即，在增减计数时，对于IGBT上管，当微处理器计算的占空比的比较值cmpa<＝时基计数值tb_count时，IGBT上管PWM输出为低电平，否则输出高电平，下管和上管对称，故比较后结果取反。由于任意时刻微处理器计算的占空比的比较值cmpa与时基计数值tb_count比较结果确定，所以任意时刻IGBT上下管的高低电平是确定的。FPGA对于给定PWM频率FREQUENCE的实现：FPGA主频SYSTEM_CLOCK的数量级(如兆级别)通常远远大于给定PWM频率，故对FPGA芯片主频的每个上升沿进行计数，计数若干个后即是PWM周期。易知PWM周期＝1/PWM频率，实现给定PWM频率时FPGA需要的计数值：FPGA主频/给定PWM频率＝FPGA主频SYSTEM_CLOCK/给定PWM频率FREQUENCE。因为采用增减计数方式，故时基计数值tb_count的增减计数周期最大值PERIOD等于：FPGA主频SYSTEM_CLOCK/给定PWM频率FREQUENCE/2。
在一些实施方式中，步骤S130中由所述FPGA，对控制后的所述PWM进行输出，包括：由所述FPGA，采用增减计数方式，对控制后的所述PWM进行对称输出。
具体地，FPGA发PWM波的方式有增计数、减计数及增减计数三种。此处采用增减计数方式，实现PWM波的对称输出。增减计数，是时基计数值tb_count，从0增加到增减计数周期最大值PERIOD，再由增减计数周期最大值PERIOD减为0，循环此过程。
经大量的试验验证，采用本实施例的技术方案，通过结合微处理器(如DSP或ARM)和FPGA，由微处理器发送PWM波的使能信号(如导通信号或关断信号)、给定占空比、以及频率信号，由FPGA在接收到微处理器发送的使能信号、给定占空比、以及频率信号的情况下，输出相应的PWM波，通过采用FPGA控制PWM波的输出，能够提升PWM波的输出能力。
根据本发明的实施例，还提供了对应于电机的控制方法的一种电机的控制装置。参见图2所示本发明的装置的一实施例的结构示意图。所述电机的控制器，包括：微处理器和FPGA。所述微处理器，包括：DSP或ARM。所述电机的控制装置，包括：通信单元102和控制单元104。
其中，通信单元102，被配置为由所述微处理器，向所述FPGA，发送所述电机的逆变桥中所有功率开关管的PWM波的使能信号、占空比信号、以及频率信号。其中，所述PWM波的使能信号，包括：所述PWM波的关断信号，或所述PWM波的导通信号。其中，微处理器的PWM波的使能信号、占空比信号以及频率信号是一同发给FPGA的。使能信号是一个标志位：1代表导通，0代表关断。该通信单元102的具体功能及处理参见步骤S110。
控制单元104，被配置为在所述微处理器和所述FPGA上电工作的情况下，或在所述FPGA接收到所述PWM波的关断信号的情况下，由所述FPGA关断所述PWM波。FPGA在上电初始化或者接收到微处理器的关断PWM波信号时，将所有的PWM波端口置为低电平防止误导通。该控制单元104的具体功能及处理参见步骤S120。
所述控制单元104，还被配置为在所述FPGA接收到所述PWM波的使能信号、占空比信号、以及频率信号的情况下，由所述FPGA，根据接收到的所述PWM波的使能信号、占空比信号、以及频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出。FPGA在接收到微处理器的使能PWM波信号时，FPGA按照微处理器的PWM指令信号，控制多路端口输出相应的PWM波。该控制单元104的具体功能及处理还参见步骤S130。
具体地，在在超高速电机中，FPGA通常负责执行响应速度快的部分如运行电流环、发PWM波，或者只负责发PWM波。FPGA发PWM波的控制及输出装置，电流环由微处理器(如DSP或ARM)执行，FPGA接收到微处理器的PWM波的使能信号或关断信号、以及占空比及频率信号后，开始控制输出相应的PWM波。这样，基于FPGA并行执行逻辑的特点，设计软件实现方案，使用FPGA并行执行的机理，实现可变高频PWM的实时对称输出，解决了PWM波输出、响应速度慢的问题；频率可变，解决了实际使用时变载波的需求，同时降低了开关器件的损耗；基于FPGA主频高的特点，解决了PWM波高频输出问题；采用FPGA输出高频、满占空比且快速响应的PWM波，解决了DSP或ARM等由于PWM波响应速度慢，导致变频调节时容易造成算法失调的问题；采用独特的时序控制方案，解决了PWM波对称输出时含死区且满占空比的问题。
在一些实施方式中，所述控制单元104，由所述FPGA，根据接收到的所述PWM波的导通信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，包括：所述控制单元104，具体还被配置为在所述FPGA接收到所述PWM波的导通信号的情况下，由所述FPGA开始输出所述PWM信号。
具体地，在使能PWM信号中，使能信号指的是开始信号，即微处理器发出使能PWM波信号后，FPGA才开始发PWM波，没有微处理器发出的使能信号则FPGA不发波，默认为低电平。
在一些实施方式中，所述占空比信号，包括：所述微处理器给定的占空比的比较值(如微处理器计算的占空比的比较值cmpa)。
所述控制单元104，由所述FPGA，根据接收到的所述PWM波的占空比信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括以下任一种占空比控制情形：
第一种占空比控制情形：所述控制单元104，具体还被配置为若所述微处理器给定的占空比的比较值大于或等于设定的死区计数周期值(如死区计数周期值DEAD_CLOCK)，则控制所述逆变桥中IGBT上管的占空比的比较值(如对称PWM输出中IGBT上管的占空比的比较值cmpa_u1)为所述微处理器给定的占空比的比较值，并控制所述逆变桥中IGBT下管的占空比的比较值(如对称PWM输出中IGBT下管的占空比的比较值cmpa_u3)为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值。
具体地，在微处理器计算的占空比的比较值不小于死区周期值的情况下，即：微处理器计算的占空比的比较值cmpa>＝死区计数周期值DEAD_CLOCK时，微处理器计算的占空比的比较值cmpa、对称PWM输出中IGBT上管的占空比的比较值cmpa_u1、对称PWM输出中IGBT下管的占空比的比较值cmpa_u3的关系满足表1，IGBT上管的PWM电平变化前后，由于上升沿死区和下降沿死区的存在，不会使IGBT上下管发生直通的情况。通过本发明的方案中的死区控制策略，解决了导通或关断PWM波时绝缘栅双极型晶体管(IGBT)上下管的同时导通的问题，实现了任意时刻使能发PWM波或关PWM波都不会存在IGBT上下管直通的问题。
第二种占空比控制情形：所述控制单元104，具体还被配置为若所述微处理器给定的占空比的比较值等于设定的计数周期值(如增减计数周期最大值PERIOD)，则控制所述逆变桥中IGBT上管的占空比的比较值(如对称PWM输出中IGBT上管的占空比的比较值cmpa_u1)为所述计数周期值与设定值的和值(如增减计数周期最大值PERIOD+2)，并控制所述逆变桥中IGBT下管的占空比的比较值(如对称PWM输出中IGBT下管的占空比的比较值cmpa_u3)为所述计数周期值与设定值的和值(如增减计数周期最大值PERIOD+2)。
具体地，在占空比的比较值(如微处理器计算的占空比的比较值cmpa)等于计数周期值(如增减计数周期最大值PERIOD)的情况下，执行第二设定策略。即，在占空比的比较值等于计数周期值，即：cmpa＝增减计数周期最大值PERIOD时，微处理器计算的占空比的比较值cmpa、对称PWM输出中IGBT上管的占空比的比较值cmpa_u1、对称PWM输出中IGBT下管的占空比的比较值cmpa_u3的关系满足表1，此时占空比为0％。占空比从大于0％降至0％时，不需要像占空比上升至100％或者从100％下降时做特殊处理，因为更新占空比前，大于0％的占空比，IGBT上管PWM是低电平，IGBT下管PWM是高电平，和占空比更新为0％时一致，故不存在IGBT上下管直通的问题。
第三种占空比控制情形：所述控制单元104，具体还被配置为若所述微处理器给定的占空比的比较值上升至设定占空比的100％，且所述微处理器给定的占空比的比较值小于设定的死区计数周期值(如死区计数周期值DEAD_CLOCK)，则控制所述逆变桥中IGBT下管的占空比的比较值在下一个新的计数周期开始时更新为0，并控制所述逆变桥中IGBT上管比下管再延时一个PWM周期后更新占空比的比较值为0，即，逆变桥中IGBT下管占空比比较值在下一个新的计数周期开始时更新为0，IGBT上管比下管再延时一个PWM周期后更新占空比的比较值为0。其中，所述逆变桥中IGBT上管的占空比的比较值，如对称PWM输出中IGBT上管的占空比的比较值cmpa_u1；所述逆变桥中IGBT下管的占空比的比较值，如对称PWM输出中IGBT下管的占空比的比较值cmpa_u3。
具体地，在占空比的比较值(如微处理器计算的占空比的比较值cmpa)上升至100％的情况下，执行第三设定策略：FPGA在任意时刻接收到微处理器的给定占空比的比较值cmpa(即微处理器计算的占空比的比较值cmpa)，在微处理器的给定占空比的比较值小于死区周期值，即，微处理器的给定占空比的比较值cmpa<死区计数周期值DEAD_CLOCK时，在下一个计数周期时立即更新了IGBT下管占空比的比较值，即对称PWM输出中IGBT下管的占空比的比较值cmpa_u3＝0，IGBT下管立即恒定输出低电平；IGBT上管继续保持原占空比的比较值cmpa_u1(即对称PWM输出中IGBT上管的占空比的比较值cmpa_u1)不变，电平翻转情况和上一个周期一致，经过一整个计数周期后对称PWM输出中IGBT上管的占空比的比较值cmpa_u1更新为0，IGBT上管开始输出高电平，此时占空比达到100％。
第四种占空比控制情形：所述控制单元104，具体还被配置为若所述微处理器给定的占空比的比较值自设定占空比的100％处开始下降，且所述微处理器给定的占空比的比较值自小于设定的死区计数周期值(如死区计数周期值DEAD_CLOCK)到不小于设定的死区计数周期值(如死区计数周期值DEAD_CLOCK)切换时，则控制所述逆变桥中IGBT上管的占空比的比较值在下一个新的计数周期开始时更新为所述微处理器给定的占空比的比较值，并控制所述逆变桥中IGBT下管比上管再延时一个PWM周期后更新占空比的比较值，为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值，即，控制所述逆变桥中IGBT上管的占空比的比较值立即更新为所述微处理器给定的占空比的比较值，IGBT下管比上管再延时一个PWM周期后更新占空比的比较值，为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值。其中，所述逆变桥中IGBT上管的占空比的比较值，如对称PWM输出中IGBT上管的占空比的比较值cmpa_u1；所述逆变桥中IGBT下管的占空比的比较值，如对称PWM输出中IGBT下管的占空比的比较值cmpa_u3。
具体地，在占空比的比较值(如微处理器计算的占空比的比较值cmpa)从100％开始下降的情况下，执行第四设定策略。即，FPGA在任意时刻接收到微处理器的给定占空比的比较值cmpa(即微处理器计算的占空比的比较值cmpa)，在微处理器的给定占空比的比较值从小于死区周期值(即死区计数周期值DEAD_CLOCK)到不小于死区周期值(即死区计数周期值DEAD_CLOCK)切换时，在下一个计数周期时，立即更新了IGBT上管占空比的比较值，即对称PWM输出中IGBT上管的占空比的比较值cmpa_u1＝微处理器的给定占空比的比较值cmpa，IGBT上管从高电平立即变为低电平，开始进行正常的输出电平转换；IGBT下管继续保持原占空比的比较值cmpa_u3＝0(即对称PWM输出中IGBT下管的占空比的比较值cmpa_u3＝0)不变，保持低电平和上一个周期一致，经过一整个计数周期后，对称PWM输出中IGBT下管的占空比的比较值cmpa_u3更新为微处理器的给定占空比的比较值cmpa-DEAD_CLOCK(死区计数周期值)，IGBT下管开始输出高电平，此时占空比从100％下降。
通过对占空比达到100％前后进行IGBT上下管输出时的特殊时序控制，实现了含死区的任意0～100％占空比PWM波的对称输出，避免了满占空比变化的过程中窄脉冲的输出，实现PWM波0～100％占空比的连续变化，且很好地优化了死区策略。并且，通过在实现满占空比变化的过程中避免了窄脉冲的发生，死区时间随着频率发生改变，减小了开关器件的损耗。
由此，通过基于FPGA输出的多路PWM波均按以上控制策略输出，每路PWM波指令信号均由微处理器进行控制，在满足死区的前提下实现满占空比PWM波正常输出。从而，实现可变高频PWM波的多路对称输出，同时死区时间随PWM频率降低而增加降低了功率开关器件的损耗。实现0～100％任意占空比的PWM波对称输出，同时对100％占空比前后做优化处理防止了窄脉冲的产生。
在一些实施方式中，所述频率信号，包括：给定PWM频率(如给定PWM频率FREQUENCE)。
所述控制单元104，由所述FPGA，根据接收到的所述PWM波的频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括：所述控制单元104，具体还被配置为在所述FPGA主频大于所述给定PWM频率的情况下，确定设定的计数周期值等于所述FPGA主频与所述给定PWM频率的比值的一半。设定的计数周期值，为时基计数值的增减计数周期最大值。
其中，所述控制单元104，具体还被配置为在所述微处理器给定的占空比的比较值(如微处理器计算的占空比的比较值cmpa)小于或等于所述时基计数值(如时基计数值tb_count)的情况下，控制所述逆变桥中IGBT上管的PWM波输出低电平，否则输出高电平；并控制所述逆变桥中IGBT下管的PWM波输出与所述逆变桥中IGBT上管的PWM波相反的电平。
具体地，占空比由微处理器给定，实则是微处理器将微处理器计算的占空比的比较值cmpa传给FPGA，FPGA再将该微处理器计算的占空比的比较值cmpa与时基计数值tb_count比较，从而确定输出的高低电平时间。即，在增减计数时，对于IGBT上管，当微处理器计算的占空比的比较值cmpa<＝时基计数值tb_count时，IGBT上管PWM输出为低电平，否则输出高电平，下管和上管对称，故比较后结果取反。由于任意时刻微处理器计算的占空比的比较值cmpa与时基计数值tb_count比较结果确定，所以任意时刻IGBT上下管的高低电平是确定的。FPGA对于给定PWM频率FREQUENCE的实现：FPGA主频SYSTEM_CLOCK的数量级(如兆级别)通常远远大于给定PWM频率，故对FPGA芯片主频的每个上升沿进行计数，计数若干个后即是PWM周期。易知PWM周期＝1/PWM频率，实现给定PWM频率时FPGA需要的计数值：FPGA主频/给定PWM频率＝FPGA主频SYSTEM_CLOCK/给定PWM频率FREQUENCE。因为采用增减计数方式，故时基计数值tb_count的增减计数周期最大值PERIOD等于：FPGA主频SYSTEM_CLOCK/给定PWM频率FREQUENCE/2。
在一些实施方式中，所述控制单元104，由所述FPGA，对控制后的所述PWM进行输出，包括：所述控制单元104，具体还被配置为由所述FPGA，采用增减计数方式，对控制后的所述PWM进行对称输出。
具体地，FPGA发PWM波的方式有增计数、减计数及增减计数三种。此处采用增减计数方式，实现PWM波的对称输出。增减计数，是时基计数值tb_count，从0增加到增减计数周期最大值PERIOD，再由增减计数周期最大值PERIOD减为0，循环此过程。
由于本实施例的装置所实现的处理及功能基本相应于前述图1所示的方法的实施例、原理和实例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此不做赘述。
经大量的试验验证，采用本发明的技术方案，通过结合微处理器(如DSP或ARM)和FPGA，由微处理器发送PWM波的使能信号(如导通信号或关断信号)、给定占空比、以及频率信号，由FPGA在接收到微处理器发送的使能信号、给定占空比、以及频率信号的情况下，输出相应的PWM波，能够使用FPGA并行执行的机理，实现可变高频PWM的实时对称输出，提升PWM波输出和响应的速度。
根据本发明的实施例，还提供了对应于电机的控制装置的一种电机。该电机可以包括：以上所述的电机的控制装置。
频率是指PWM波1s内的周期数，即f＝1/T，f代表PWM波频率，T代表PWM波周期高频，是指1s内周期数较多，通常而言在电机控制领域中PWM波频率高于10kHz属于高频，PWM波频率设计最高将达到30kHz。
超高速电机(通常是指转速超过10000r/min的电机)的控制***包括的范围较广，具体包括硬件层、软件层及结构层，超高速电机的控制算法是软件层面的内容。超高速电机的控制***是控制总体方案，超高速电机的控制算法是因为软件层面的设计；发PWM波本质上是软件层控制再经由硬件层实现。
相关方案中，采用DSP、ARM等单片机控制PWM波输出，存在一些问题，比如：PWM波输出速度慢，响应时间长；受主频和单片机串行执行工作机理的影响无法输出高频的PWM波；在变频调节上也容易造成控制算法控制的失调；无法实现对称含死区的满占空比PWM输出。其中，ARM，是一个32位元精简指令集(即RISC)处理器架构。
FPGA内部集成了延迟锁相环(即DLL)，或者锁相回路或锁相环(即PLL)硬件电路，用以完成时钟的高精度、低抖动的倍频、分频、占空比调整、相移等功能；FPGA是并行执行程序，其在运行速度及处理速度上远优于常用的DSP(即数字信号处理)、ARM(即一个32位元精简指令集处理器架构)等单片机，故用户通过设计可以同时实现高频(可变频)、多路对称、满占空比且含死区的PWM波输出的功能。
FPGA是硬件语言，它的执行是并行执行逻辑即多个代码块同时执行，DSP或ARM是串行执行逻辑，同一时间只能执行一个代码块，故其发PWM波时响应速度和FPGA不是一个量级的。FPGA主频通常也比DSP或ARM高，这样更使得FPGA速度更快，如本发明的方案中PWM波输出其实是对主频进行计数实现的，主频越高每个周期的时间越小，计数也就越快。
在一些本发明的方案，提出一种基于FPGA的多路对称可变频PWM波控制及输出方法，解决了超高速电机控制时须同时实现高频(可变频)、多路对称、满占空比且含死区的PWM波输出功能的问题，提升了PWM波的输出能力。
本发明的方案，基于FPGA并行执行逻辑的特点，设计软件实现方案，使用FPGA并行执行的机理，实现可变高频PWM的实时对称输出，解决了PWM波输出、响应速度慢的问题；频率可变，解决了实际使用时变载波的需求，同时降低了开关器件的损耗；基于FPGA主频高的特点，解决了PWM波高频输出问题；采用FPGA输出高频、满占空比且快速响应的PWM波，解决了DSP或ARM等由于PWM波响应速度慢，导致变频调节时容易造成算法失调的问题；采用独特的时序控制方案，解决了PWM波对称输出时含死区且满占空比的问题。
在一些实施方式中，在超高速电机控制领域，FPGA通常负责执行响应速度快的部分如运行电流环、发PWM波，或者只负责发PWM波。本发明的方案中，FPGA发PWM波的控制及输出方法，电流环由微处理器(如DSP或ARM)执行，FPGA接收到微处理器的PWM波的使能信号或关断信号、以及占空比及频率信号后，开始控制输出相应的PWM波。
FPGA在上电初始化或者接收到微处理器的关断PWM波信号时，将所有的PWM波端口置为低电平防止误导通；FPGA在接收到微处理器的使能PWM波信号时，FPGA按照微处理器的PWM指令信号，控制多路端口输出相应的PWM波。其中，在使能PWM信号中，使能信号指的是开始信号，即微处理器发出使能PWM波信号后，FPGA才开始发PWM波，没有微处理器发出的使能信号则FPGA不发波，默认为低电平。
FPGA发PWM波的方式有增计数、减计数及增减计数三种，本发明的方案采用增减计数方式，实现PWM波的对称输出。增减计数，是时基计数值tb_count，从0增加到增减计数周期最大值PERIOD，再由增减计数周期最大值PERIOD减为0，循环此过程。其中，时基计数值，对于FPGA芯片主频周期的计数值，如图3中最上方显示的FPGA主频，时基计数值就是对该主频信号的周期进行计数。例如：FPGA芯片主频50M，那么周期为1/50M＝20ns，时基计数值就是对该周期计数实现定时功能。
占空比由微处理器给定，实则是微处理器将微处理器计算的占空比的比较值cmpa传给FPGA，FPGA再将该微处理器计算的占空比的比较值cmpa与时基计数值tb_count比较，从而确定输出的高低电平时间。
其中，时基计数值tb_count是一个循环往复变化的值，范围是0～PERIOD～0；DEAD_CLOCK是代表实现死区时间时tb_count的计数值的数值；比如说设定死区时间1ms，tb_count每增加1代表时间增加了0.1ms，所以此时DEAD_CLOCK为10；cmpa是微处理器发给FPGA的占空比比较值，涉及高低电平时cmpa与tb_count比较，涉及死区时cmpa主要与DEAD_CLOCK比较。
具体而言，在增减计数时，对于IGBT上管，当微处理器计算的占空比的比较值cmpa<＝时基计数值tb_count时，IGBT上管PWM输出为低电平，否则输出高电平，下管和上管对称，故比较后结果取反，见图3。由于任意时刻微处理器计算的占空比的比较值cmpa与时基计数值tb_count比较结果确定，所以任意时刻IGBT上下管的高低电平是确定的。
FPGA对于给定PWM频率FREQUENCE的实现：FPGA主频SYSTEM_CLOCK的数量级(如兆级别)通常远远大于给定PWM频率，故对FPGA芯片主频的每个上升沿进行计数，计数若干个后即是PWM周期。易知PWM周期＝1/PWM频率，实现给定PWM频率时FPGA需要的计数值：FPGA主频/给定PWM频率＝FPGA主频SYSTEM_CLOCK/给定PWM频率FREQUENCE。因为采用增减计数方式，故时基计数值tb_count的增减计数周期最大值PERIOD等于：
FPGA主频SYSTEM_CLOCK/给定PWM频率FREQUENCE/2。
动态死区时间的实现：为了防止功率开关器件(如IGBT)的上下管直通的发生，通常在IGBT上下管开关状态变化时(即高低电平变化)加入死区，加入死区的目的在于，对上升沿和下降沿做延时的开关处理。通常从FPGA芯片引脚输出PWM波后，经过硬件PWM波驱动电路最后到达功率开关器件(如IGBT)的最小时间约为1us，所以当给定PWM波频率最高时也需预留死区时间最小1us；死区也无法很大，死区越大输出电流波形失真越大。当给定PWM波频率较小时死区时间取为2us。本发明的方案中，设定PWM波频率为10kHz时，死区为2us，频率最大为30kHz时，死区为1us，其余PWM波频率按此一次函数公式计算死区时间＝2.5-0.05*PWM频率。死区时间的实现也是对FPGA主频的每个上升沿进行计数，死区时间所需计数周期值DEAD_CLOCK＝死区时间*FPGA主频。死区时间随着PWM频率降低而增加，此变化减缓了IGBT的开关动作减小了开关器件的损耗。
其中，在IGBT上下管开关状态变化时(高低电平变化)加入死区，包括：参见图3所示的例子，上升沿死区是指：在IGBT上管导通前，IGBT下管提前死区时间关闭；下降沿死区是指：在IGBT下管导通前，IGBT上管提前死区时间关闭，此死区时间由本发明的方案中的控制逻辑实现。
换言之，由于PWM波是上下对称的，但不能在导通IGBT上管的时候立即关闭IGBT下管，因为在实际使用时会存在某瞬间IGBT上下管直通的情况，而IGBT上下管直通极容易损坏IGBT，起不到保护作用，故死区目的就是防止导通，加入死区，就是在IGBT上管或IGBT下管导通时FPGA提前做PWM关断操作。
图7为本发明的基于FPGA的多路对称可变频PWM波控制及输出方法的一实施例的流程示意图。如图7所示，本发明的方案提出的一种基于FPGA的多路对称可变频PWM波控制及输出方法，包括：
步骤1、微处理器(如DSP或ARM处理器)、以及FPGA上电工作。
步骤2、FPGA默认关断所有PWM波。
步骤3、微处理器(如DSP或ARM处理器)发送PWM波使能、占空比、频率的指令。
步骤4、FPGA接收该指令的内容，并输出PWM波，具体参见步骤41至步骤44。
步骤41、在占空比的比较值(如微处理器计算的占空比的比较值cmpa)不小于死区周期值(如死区计数周期值DEAD_CLOCK)的情况下，执行第一设定策略，即图3所示的策略。
图3为占空比的比较值不小于死区周期时的时序图。由图3可知，在微处理器计算的占空比的比较值不小于死区周期值的情况下，即：
微处理器计算的占空比的比较值cmpa>＝死区计数周期值DEAD_CLOCK时，微处理器计算的占空比的比较值cmpa、对称PWM输出中IGBT上管的占空比的比较值cmpa_u1、对称PWM输出中IGBT下管的占空比的比较值cmpa_u3的关系满足表1，IGBT上管的PWM电平变化前后，由于上升沿死区和下降沿死区的存在，不会使IGBT上下管发生直通的情况。图3中，时基计数值tb_count值连续变化，是通过循环对FPGA主频的上升沿进行计数实现的。
其中，微处理器计算的占空比的比较值cmpa，可以是是由微处理器的电机控制算法调制计算得出的。
表1：上下管占空比的比较值计算方法
上管cmpa_u1值 下管cmpa_u3值
cmpa>＝DEAD_CLOCK cmpa cmpa-DEAD_CLOCK
cmpa＝PERIOD PERIOD+2 PERIOD+2
cmpa<DEAD_CLOCK 0 0
通过本发明的方案中的死区控制策略，解决了导通或关断PWM波时大功率开关器件如绝缘栅双极型晶体管(IGBT)上下管的同时导通的问题，实现了任意时刻使能发PWM波或关PWM波都不会存在IGBT上下管直通的问题。
步骤42、在占空比的比较值(如微处理器计算的占空比的比较值cmpa)等于计数周期值(如增减计数周期最大值PERIOD)的情况下，执行第二设定策略，即图4所示的策略。
图4为占空比的比较值等于计数周期时的时序图。由图4可知，在占空比的比较值等于计数周期值，即：cmpa＝增减计数周期最大值PERIOD时，微处理器计算的占空比的比较值cmpa、对称PWM输出中IGBT上管的占空比的比较值cmpa_u1、对称PWM输出中IGBT下管的占空比的比较值cmpa_u3的关系满足表1，此时占空比为0％。占空比从大于0％降至0％时，不需要像占空比上升至100％或者从100％下降时做特殊处理，因为更新占空比前，大于0％的占空比，IGBT上管PWM是低电平，IGBT下管PWM是高电平，和占空比更新为0％时一致，故不存在IGBT上下管直通的问题。
步骤43、在占空比的比较值(如微处理器计算的占空比的比较值cmpa)上升至100％的情况下，执行第三设定策略，即图5所示的策略。
图5为占空比上升至100％时的时序图。由图5可知，FPGA在任意时刻接收到微处理器的给定占空比的比较值cmpa(即微处理器计算的占空比的比较值cmpa)，在微处理器的给定占空比的比较值小于死区周期值，即：
微处理器的给定占空比的比较值cmpa<死区计数周期值DEAD_CLOCK时，在下一个计数周期时立即更新了IGBT下管占空比的比较值，即对称PWM输出中IGBT下管的占空比的比较值cmpa_u3＝0，IGBT下管立即恒定输出低电平；IGBT上管继续保持原占空比的比较值cmpa_u1(即对称PWM输出中IGBT上管的占空比的比较值cmpa_u1)不变，电平翻转情况和上一个周期一致，经过一整个计数周期后对称PWM输出中IGBT上管的占空比的比较值cmpa_u1更新为0，IGBT上管开始输出高电平，此时占空比达到100％。
步骤44、在占空比的比较值(如微处理器计算的占空比的比较值cmpa)从100％开始下降的情况下，执行第四设定策略，即图6所示的策略。
图6为占空比从100％开始下降时的时序图。由图6可知，FPGA在任意时刻接收到微处理器的给定占空比的比较值cmpa(即微处理器计算的占空比的比较值cmpa)，在微处理器的给定占空比的比较值从小于死区周期值(即死区计数周期值DEAD_CLOCK)到不小于死区周期值(即死区计数周期值DEAD_CLOCK)切换时，在下一个计数周期时，立即更新了IGBT上管占空比的比较值，即对称PWM输出中IGBT上管的占空比的比较值cmpa_u1＝微处理器的给定占空比的比较值cmpa，IGBT上管从高电平立即变为低电平，开始进行正常的输出电平转换；IGBT下管继续保持原占空比的比较值cmpa_u3＝0(即对称PWM输出中IGBT下管的占空比的比较值cmpa_u3＝0)不变，保持低电平和上一个周期一致，经过一整个计数周期后，对称PWM输出中IGBT下管的占空比的比较值cmpa_u3更新为微处理器的给定占空比的比较值cmpa-DEAD_CLOCK(死区计数周期值)，IGBT下管开始输出高电平，此时占空比从100％下降。
通过对占空比达到100％前后进行IGBT上下管输出时的特殊时序控制，实现了含死区的任意0～100％占空比PWM波的对称输出，避免了满占空比变化的过程中窄脉冲的输出，实现PWM波0～100％占空比的连续变化，且很好地优化了死区策略。并且，通过在实现满占空比变化的过程中避免了窄脉冲的发生，死区时间随着频率发生改变，减小了开关器件的损耗。
在本发明的方案中，在微处理器计算的占空比的比较值cmpa的处理问题上，由于包含死区处理，故对于IGBT上下管的微处理器计算的占空比的比较值cmpa会因为死区有所区别，具体策略见表1。
由表1可知，当微处理器计算的占空比的比较值cmpa不小于死区时间(如死区计数周期值DEAD_CLOCK)时，在每一个完整增减计数周期内，IGBT上管直接使用此值为高低电平的比较值，IGBT下管因为要增加死区防止直通，故比较值为cmpa-DEAD_CLOCK，使得下管和上管导通时存在死区的时差；当cmpa为PERIOD时，此时占空比为0，故上管cmpa_u1值只要取比PERIOD大的值即可，这样比较结果都是tb_count+1<cmpa_u1，故恒为低电平，同理下管满足恒为高电平；当cmpa小于死区时间时，此时占空比达到100％即上管恒为高电平，下管恒为低电平。
此时，取cmpa_u1值为0，这样比较结果都是tb_count+1>cmpa_u1，故恒为高电平，同理下管对称恒为低电平。其中，比较使用tb_count+1而不是tb_count原因，是FPGA时序电路使用的D触发器，故在数据处理时需要提前一个周期处理。
在本发明的方案中，在占空比更新问题上，增减计数值tb_count在FPGA正常工作后开始变化，且该变化一直为0～PERIOD～0，由于微处理器可能在任意时刻将变化的占空比的比较值cmpa发送给FPGA(见图5或图6)，而tb_count+1与cmpa比较结果是唯一确定的，若在此时刻直接按上述表格计算更新上下管占空比的比较值，对应的会发生上下管立即导通的变化，由于上下管同时发生变化没有死区处理，导致上下管存在直通的情况。针对此问题本发明处理方式为：若cmpa改变时，延迟到下一个新的计数周期即tb_count＝0时上下管的占空比的比较值进行更新，上下管占空比的比较值按照表1进行计算。
在本发明的方案中，在满占空比时死区处理问题上，当cmpa＝0时，即使在新的计数周期按表1计算更新上下管的占空比的比较值，上下管也会同时动作，因为上管在tb_count＝0时瞬间输出高电平，而下管瞬间输出低电平，故无法满足死区。进一步分析，占空比增加至100％时，为了满足死区，下管立即更新占空比的比较值cmpa_u3＝0(即先拉低)，上管延迟至下个新的周期(tb_count＝0)时更新占空比的比较值cmpa_u1＝0，见图5；占空比从100％下降时即占空比的比较值从小于死区周期值到不小于死区周期值切换，在新的计数周期tb_count＝0时更新比较值，上管会由先前的高电平瞬间变为低电平，而下管会由先前的低电平瞬间变为高电平，此时也没有死区，对于此问题采取上管立即更新占空比的比较值，而下管延迟至下个新的周期(tb_count＝0)更新占空比的比较值，见图6。此两种特例延迟至下个新的周期而不是直接延迟死区个时钟周期(DEAD_CLOCK)原因是cmpa和死区时间比较时可能会产生窄脉冲。除此两种特例外，其余的占空比变化在新的计数周期(tb_count＝0)更新上下管占空比都能满足死区。
综上，本发明的方案提供的一种基于FPGA的多路对称可变频PWM波控制及输出方法，基于FPGA输出的多路PWM波均按以上控制策略输出，每路PWM波指令信号均由微处理器进行控制，在满足死区的前提下实现满占空比PWM波正常输出。从而，实现可变高频PWM波的多路对称输出，同时死区时间随PWM频率降低而增加降低了功率开关器件的损耗；实现0～100％任意占空比的PWM波对称输出，同时对100％占空比前后做优化处理防止了窄脉冲的产生。
由于本实施例的电机所实现的处理及功能基本相应于前述图2所示的装置的实施例、原理和实例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此不做赘述。
经大量的试验验证，采用本发明的技术方案，通过结合微处理器(如DSP或ARM)和FPGA，由微处理器发送PWM波的使能信号(如导通信号或关断信号)、给定占空比、以及频率信号，由FPGA在接收到微处理器发送的使能信号、给定占空比、以及频率信号的情况下，输出相应的PWM波，通过频率可变，能够满足实际使用时变载波的需求，同时降低了开关器件的损耗。
根据本发明的实施例，还提供了对应于电机的控制方法的一种存储介质，所述存储介质包括存储的程序，其中，在所述程序运行时控制所述存储介质所在设备执行以上所述的电机的控制方法。
由于本实施例的存储介质所实现的处理及功能基本相应于前述图1所示的方法的实施例、原理和实例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此不做赘述。
经大量的试验验证，采用本发明的技术方案，通过结合微处理器(如DSP或ARM)和FPGA，由微处理器发送PWM波的使能信号(如导通信号或关断信号)、给定占空比、以及频率信号，由FPGA在接收到微处理器发送的使能信号、给定占空比、以及频率信号的情况下，输出相应的PWM波，能够基于FPGA主频高的特点，实现采用FPGA输出高频、满占空比且快速响应的PWM波。
根据本发明的实施例，还提供了对应于电机的控制方法的一种处理器，所述处理器用于运行程序，其中，所述程序运行时执行以上所述的电机的控制方法。
由于本实施例的处理器所实现的处理及功能基本相应于前述图1所示的方法的实施例、原理和实例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此不做赘述。
经大量的试验验证，采用本发明的技术方案，通过结合微处理器(如DSP或ARM)和FPGA，由微处理器发送PWM波的使能信号(如导通信号或关断信号)、给定占空比、以及频率信号，由FPGA在接收到微处理器发送的使能信号、给定占空比、以及频率信号的情况下，输出相应的PWM波，通过采用独特的时序控制方案，实现PWM波对称输出时含死区且满占空比。
综上，本领域技术人员容易理解的是，在不冲突的前提下，上述各有利方式可以自由地组合、叠加。
以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (11)

1.一种电机的控制方法，其特征在于，所述电机的控制器，包括：微处理器和FPGA；所述电机的控制方法，包括：
由所述微处理器，向所述FPGA，发送所述电机的逆变桥中所有功率开关管的PWM波的使能信号、占空比信号、以及频率信号；其中，所述PWM波的使能信号，包括：所述PWM波的关断信号，或所述PWM波的导通信号；
在所述微处理器和所述FPGA上电工作的情况下，或在所述FPGA接收到所述PWM波的关断信号的情况下，由所述FPGA关断所述PWM波；
在所述FPGA接收到所述PWM波的使能信号、占空比信号、以及频率信号的情况下，由所述FPGA，根据接收到的所述PWM波的使能信号、占空比信号、以及频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出；
其中，所述占空比信号，包括：所述微处理器给定的占空比的比较值；由所述FPGA，根据接收到的所述PWM波的占空比信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，包括：若所述微处理器给定的占空比的比较值大于或等于设定的死区计数周期值，则控制所述电机的逆变桥中IGBT上管的占空比的比较值为所述微处理器给定的占空比的比较值，并控制所述电机的逆变桥中IGBT下管的占空比的比较值为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值；若所述微处理器给定的占空比的比较值等于设定的计数周期值，则控制所述电机的逆变桥中IGBT上管的占空比的比较值为所述计数周期值与设定值的和值，并控制所述电机的逆变桥中IGBT下管的占空比的比较值为所述计数周期值与设定值的和值；若所述微处理器给定的占空比的比较值上升至设定占空比的100％，且所述微处理器给定的占空比的比较值小于设定的死区计数周期值，则控制所述电机的逆变桥中IGBT下管的占空比的比较值在下一个新的计数周期开始时更新为0，并控制所述电机的逆变桥中IGBT上管比下管再延时一个PWM周期后更新占空比的比较值为0；若所述微处理器给定的占空比的比较值自设定占空比的100％处开始下降，且所述微处理器给定的占空比的比较值自小于设定的死区计数周期值到不小于设定的死区计数周期值切换时，则控制所述电机的逆变桥中IGBT上管的占空比的比较值在下一个新的计数周期开始时更新为所述微处理器给定的占空比的比较值，并控制所述电机的逆变桥中IGBT下管比上管再延时一个PWM周期后更新占空比的比较值，为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值。
2.根据权利要求1所述的电机的控制方法，其特征在于，由所述FPGA，根据接收到的所述PWM波的导通信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括：
在所述FPGA接收到所述PWM波的导通信号的情况下，由所述FPGA开始输出所述PWM信号。
3.根据权利要求1所述的电机的控制方法，其特征在于，所述频率信号，包括：给定PWM频率；
由所述FPGA，根据接收到的所述PWM波的频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括：
在所述FPGA主频大于所述给定PWM频率的情况下，确定设定的计数周期值等于所述FPGA主频与所述给定PWM频率的比值的一半；设定的计数周期值，为时基计数值的增减计数周期最大值；
其中，在所述微处理器给定的占空比的比较值小于或等于所述时基计数值的情况下，控制所述逆变桥中IGBT上管的PWM波输出低电平，否则输出高电平；并控制所述逆变桥中IGBT下管的PWM波输出与所述逆变桥中IGBT上管的PWM波相反的电平。
4.根据权利要求1至3中任一项所述的电机的控制方法，其特征在于，由所述FPGA，对控制后的所述PWM进行输出，包括：
由所述FPGA，采用增减计数方式，对控制后的所述PWM进行对称输出。
5.一种电机的控制装置，其特征在于，所述电机的控制器，包括：微处理器和FPGA；所述电机的控制装置，包括：
通信单元，被配置为由所述微处理器，向所述FPGA，发送所述电机的逆变桥中所有功率开关管的PWM波的使能信号、占空比信号、以及频率信号；其中，所述PWM波的使能信号，包括：所述PWM波的关断信号，或所述PWM波的导通信号；
控制单元，被配置为在所述微处理器和所述FPGA上电工作的情况下，或在所述FPGA接收到所述PWM波的关断信号的情况下，由所述FPGA关断所述PWM波；
所述控制单元，还被配置为在所述FPGA接收到所述PWM波的使能信号、占空比信号、以及频率信号的情况下，由所述FPGA，根据接收到的所述PWM波的使能信号、占空比信号、以及频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出；
其中，所述占空比信号，包括：所述微处理器给定的占空比的比较值；所述控制单元，由所述FPGA，根据接收到的所述PWM波的占空比信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，包括：若所述微处理器给定的占空比的比较值大于或等于设定的死区计数周期值，则控制所述电机的逆变桥中IGBT上管的占空比的比较值为所述微处理器给定的占空比的比较值，并控制所述电机的逆变桥中IGBT下管的占空比的比较值为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值；若所述微处理器给定的占空比的比较值等于设定的计数周期值，则控制所述电机的逆变桥中IGBT上管的占空比的比较值为所述计数周期值与设定值的和值，并控制所述电机的逆变桥中IGBT下管的占空比的比较值为所述计数周期值与设定值的和值；若所述微处理器给定的占空比的比较值上升至设定占空比的100％，且所述微处理器给定的占空比的比较值小于设定的死区计数周期值，则控制所述电机的逆变桥中IGBT下管的占空比的比较值在下一个新的计数周期开始时更新为0，并控制所述电机的逆变桥中IGBT上管比下管再延时一个PWM周期后更新占空比的比较值为0；若所述微处理器给定的占空比的比较值自设定占空比的100％处开始下降，且所述微处理器给定的占空比的比较值自小于设定的死区计数周期值到不小于设定的死区计数周期值切换时，则控制所述电机的逆变桥中IGBT上管的占空比的比较值在下一个新的计数周期开始时更新为所述微处理器给定的占空比的比较值，并控制所述电机的逆变桥中IGBT下管比上管再延时一个PWM周期后更新占空比的比较值，为所述微处理器给定的占空比的比较值与所述死区计数周期值的差值。
6.根据权利要求5所述的电机的控制装置，其特征在于，所述控制单元，由所述FPGA，根据接收到的所述PWM波的导通信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括：
在所述FPGA接收到所述PWM波的导通信号的情况下，由所述FPGA开始输出所述PWM信号。
7.根据权利要求5所述的电机的控制装置，其特征在于，所述频率信号，包括：给定PWM频率；
所述控制单元，由所述FPGA，根据接收到的所述PWM波的频率信号，对所述PWM波进行控制，并对控制后的所述PWM进行输出，还包括：
在所述FPGA主频大于所述给定PWM频率的情况下，确定设定的计数周期值等于所述FPGA主频与所述给定PWM频率的比值的一半；设定的计数周期值，为时基计数值的增减计数周期最大值；
其中，在所述微处理器给定的占空比的比较值小于或等于所述时基计数值的情况下，控制所述逆变桥中IGBT上管的PWM波输出低电平，否则输出高电平；并控制所述逆变桥中IGBT下管的PWM波输出与所述逆变桥中IGBT上管的PWM波相反的电平。
8.根据权利要求5至7中任一项所述的电机的控制装置，其特征在于，所述控制单元，由所述FPGA，对控制后的所述PWM进行输出，包括：
由所述FPGA，采用增减计数方式，对控制后的所述PWM进行对称输出。
9.一种电机，其特征在于，包括：如权利要求5至8中任一项所述的电机的控制装置。
10.一种存储介质，其特征在于，所述存储介质包括存储的程序，其中，在所述程序运行时控制所述存储介质所在设备执行权利要求1至4中任一项所述的电机的控制方法。
11.一种处理器，其特征在于，所述处理器用于运行程序，其中，所述程序运行时执行权利要求1至4中任一项所述的电机的控制方法。
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